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Semester 7/REDIG/Vorlesung 9.md

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-# Desi
+# Design under Test (DUT)
+Synonym mit *equipment under test* und *unit under test*.
+
+# Testbenches mit separatem Test-Orakel
+# Testbenches mit Kommando-Interpreter
+# Bestimmen von sinnvollen Testzielen
+
+# Erste Aufgabe Aufgabe 10
+(war ihm wichtig)
+
+Testbenches erkennen delayed werte nicht und gibt dementsprechend keinen Fehler aus obwohl dies gewünscht ist.
+
+Wenn man ein Signal abgreift ist das Ergebnis nicht immer gleich den Erwartungen. Dafür gibt es mehrere Strategien:
+#todo 
+
+# Zeitverhalten im Detail
+Beim Schalten des D-FF soll die Taktflanke stabil sein, dafür gibt es die Vorbereitung- und die Nachbereitungszeit.
+
+# Zusatz Laboraufgabe 6 
+Taschenrechner mit 7 Segmentanzeige
+Es wird dafür Multiplexing verwendet und dementsprechend müssen schnell genug alle Anzeigen aktualisiert werden
+- Modultest
+- Modulzerlegung
+- ein Modul wird uns vorgegeben, den Rest müssen wir erstellen
+- Module sollen am besten eine Eigenschaft gut implementieren und einzelne Modultests schreiben