Add configuration for auto backup and resolve conflicts

2025-10-29 10:27:30 +01:00
parent 1527570d33
commit 3e2741b731
2 changed files with 59 additions and 1 deletions
--- a/7/REDIG/Vorlesung
+++ b/7/REDIG/Vorlesung
@@ -1,4 +1,4 @@
-# Wiederholung VHDL basics
+ # Wiederholung VHDL basics
 Signal verbindung zwischen FF oder auch zwischen Komponenten bzw. Elemente ist Kontextabhängig. Die Doc kann hier möglicherweise helfen.
 - Record als Bündel von Leitungen
 - Process ist eine Modellierung von Schaltteilen und ihrem Verhalten