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Semester 7/REDIG/Vorlesung 10.md

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+# Pipelining vs Pfade über mehrere Taktzyklen
+- Größerer Flächenverbrauch bei Pipelining als bei Pfade
+- Höherer Durchsatz (Throughput) bei Pipelining
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+# Umgehen mit asynch Eingängen
+Bei Fehlerhaften Signalen kann man 2 D-Latches vorsetzen, diese wirken wie Verstärker und runden auf bzw. ab
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+#todo Einarbeiten *timing constraints* in Vivado
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+# Einbinden vorgefertigter Bauteile
+## IP-Cores
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+# Klausur
+- 4 Aufgaben manche Aufgaben können in Unteraufgaben aufgeteilt sein
+- 3/4 Stunde pro Aufgabe
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+- Aufgabe mit Prüfling, der getestet werden soll und von vordefiniertem Verhalten abweicht
+- Timing Verhalten
+- Automat
+**Bestimmte Fehler und Warnungen sind nicht zulässig!**
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