vault backup: 2025-11-24 11:32:01

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fzzinchemical
2025-11-24 11:32:01 +01:00
parent 504e07808d
commit a5380b7436
3 changed files with 24 additions and 63 deletions

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@@ -1,58 +0,0 @@
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}

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@@ -13,12 +13,12 @@
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@@ -78,8 +78,7 @@
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@@ -226,7 +226,6 @@
"Semester 6/COMARCH/Zusammenfassung/Vorlesung 11.md", "Semester 6/COMARCH/Zusammenfassung/Vorlesung 11.md",
"Semester 7/REDIG", "Semester 7/REDIG",
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"Semester 6/SWTEST/Zusammenfassungen", "Semester 6/SWTEST/Zusammenfassungen",
"Dayplanner", "Dayplanner",
"Semester 6/COMARCH/Zusammenfassung" "Semester 6/COMARCH/Zusammenfassung"

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@@ -0,0 +1,20 @@
Signale werden nach einer Prozessdurchführung erst aktualiesiert(?)
- Dies liegt anscheinend daran, dass VHDL ein execution model ist. Vorerst kommt ein simulationszyklus und anschließend ein executionszyklus
- Garantiert den gleichen code mit immer exakt der gleichen simulationszyklen mit dem gleichen Ergebnis
# Aufzählungstypen und wie der Compiler dabei funzt
Einstellung unter Settings für gewünschtes Verhalten: [fsm-extraction](https://docs.amd.com/r/en-US/ug901-vivado-synthesis/Auto-State-Encoding)
- onehot
- jede codierung erhält einen flipflop
- besonders schnell
iSATE: implicit State (impliziter Zustand)
# Translation steps
1. syntax checking
2. rtl analysis
3. synthesis
4. implementation
5. bitstream generation
# Diverses zu vivado
- Truth table enthält unsere Wahrheitstabelle für die ausgewählte entity
- Anschlusspad: für silizium wafers um ein teilbereich mit anderen componenten zu verbinden.