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fzzinchemical
2026-02-03 16:07:27 +01:00
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Semester 7/Robocup/REDIG/Vorlesung 5.md Normal file
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@@ -0,0 +1,12 @@
- Bei VHDL werden die Bitbreiten durch den kompiler optimiert, eine Definierung der Bitbreiten ist nicht immer die beste idee
- ## Basen
- Dezimal: 10#\<value>
- Dual: 2#\<value>
- Oktal: 8#\<value>
**Montag: 15.12 eventuell keine Vorlesung**
# Behandlung von Zeit in der Simulation
- mit `after` pausieren und kann genaue Zeiten für aktionen/reaktionen einstellen
- Delta verzögerung problematsisch
- Nadelimpulse können Zustandswechsel verursachen, daher präferenzieren wir synchrone Schaltungen
-