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Semester 7/Robocup/REDIG/Vorlesung 8.md

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-Signale werden nach einer Prozessdurchführung erst aktualiesiert(?)
-- Dies liegt anscheinend daran, dass VHDL ein execution model ist. Vorerst kommt ein simulationszyklus und anschließend ein executionszyklus
-- Garantiert den gleichen code mit immer exakt der gleichen simulationszyklen mit dem gleichen Ergebnis
-# Aufzählungstypen und wie der Compiler dabei funzt
-Einstellung unter Settings für gewünschtes Verhalten: [fsm-extraction](https://docs.amd.com/r/en-US/ug901-vivado-synthesis/Auto-State-Encoding)
-- onehot
-	- jede codierung erhält einen flipflop
-	- besonders schnell
-iSATE: implicit State (impliziter Zustand)
-
-# Translation steps
-1. syntax checking
-2. rtl analysis
-3. synthesis
-4. implementation
-5. bitstream generation
-
-# Diverses zu vivado
-- Truth table enthält unsere Wahrheitstabelle für die ausgewählte entity
-- Anschlusspad: für silizium wafers um ein teilbereich mit anderen componenten zu verbinden.