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Semester 6/COMARCH/Zusammenfassung/Vorlesung 3.md

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+## 📘 **Zusammenfassung: V3 Prozessor (Teil 1) – Computerarchitektur**
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+### 🧠 Einführung: CPU-Leistungsfaktoren
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+- **Instruction Count (IC):** Anzahl der Befehle → bestimmt durch ISA & Compiler
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+- **Cycles Per Instruction (CPI):** Anzahl der Takte pro Befehl → bestimmt durch Hardware
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+- **Cycle Time (CT):** Dauer eines Takts → bestimmt durch Hardware
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+- **CPU-Zeit Formel:**
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+    CPU-Zeit=IC×CPI×CTCPU\text{-Zeit} = IC \times CPI \times CT
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+### 🔁 Ablauf der Instruktionsausführung
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+1. **Fetch:** Befehl aus Speicher laden (PC → Instruction Memory)
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+2. **Decode:** Register lesen, Operanden bestimmen
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+3. **Execute:** ALU berechnet Ergebnis oder Adresse
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+4. **Memory Access:** Speicherzugriff bei Load/Store
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+5. **Write Back:** Ergebnis ins Register zurückschreiben
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+6. **PC Update:** PC + 4 oder Sprungadresse
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+### 🗂️ MIPS-Befehlssatz (Überblick)
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+#### 📦 Register
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+- 32 Register: z. B. `$s0-$s7`, `$t0-$t9`, `$zero` (immer 0), `$sp`, `$ra`
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+- Daten müssen in Register geladen werden, bevor ALU-Operationen möglich sind.
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+#### 🛠️ Befehle (Beispiele)
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+|**Kategorie**|**Befehl**|**Beispiel**|**Bedeutung**|
+|---|---|---|---|
+|Arithmetisch|`add`|`add $s1,$s2,$s3`|`$s1 = $s2 + $s3`|
+|Datentransfer|`lw`, `sw`|`lw $s1,20($s2)`|`$s1 = Memory[$s2+20]`|
+|Logisch|`and`, `or`|`and $s1,$s2,$s3`|`$s1 = $s2 & $s3`|
+|Bedingte Verzweigung|`beq`, `bne`|`beq $s1,$s2,Label`|Sprung, falls `$s1 == $s2`|
+|Unbedingter Sprung|`j`, `jal`|`j Label`|Sprung zu Adresse `Label`|
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+### 🧮 Aufbau der CPU: Datenpfad (Datapath)
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+#### 🛠️ Bausteine
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+- **Register:** Speicherung von Zwischenwerten
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+- **ALU (Arithmetic Logic Unit):** führt Berechnungen durch
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+- **Multiplexer (MUX):** entscheidet zwischen Eingangsquellen
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+- **Memory:** Instruktions- & Datenspeicher
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+- **Control Unit:** steuert Datenfluss und Operationen
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+#### 📐 Schrittweise Entwicklung
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+- **R-Typ Befehle:** nur Registeroperationen
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+- **Load/Store:** ALU berechnet Adresse, Speicherzugriff
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+- **Branch:** ALU-Vergleich → PC-Update bei Bedingung
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+### 🔄 Taktgesteuerte Logik
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+- **Kombinatorische Elemente:** berechnen Ausgaben ohne Zustände
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+- **Sequenzielle Elemente (Register):** speichern Zustände, aktualisieren mit **Taktflanke**
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+- **Clocking Methodology:** Längste Verzögerung bestimmt Taktperiode.
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+### 🔥 Besonderheiten MIPS
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+- **Load/Store Architektur:** Nur Load/Store greifen auf Speicher zu; alle anderen Befehle arbeiten mit Registern.
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+- **Einheitliche Befehlslänge (32 Bit):** vereinfacht Dekodierung.
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+- **Pipelining-Fähigkeit:** parallele Bearbeitung mehrerer Instruktionen möglich (kommt in Teil 2).
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+### 📝 Für die Klausur merken
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+✅ CPU-Leistungsfaktoren & Formel  
+✅ MIPS-Befehle (insbesondere `lw`, `sw`, `add`, `beq`, `j`)  
+✅ Unterschied komb. Logik ↔ sequenzielle Logik  
+✅ Aufbau des Datenpfades & Rolle der einzelnen Elemente  
+✅ Load/Store-Prinzip (Register-Register-Arithmetik)
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