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Semester 6/COMARCH/Zusammenfassung/Vorlesung 6.md

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+## 📘 **Zusammenfassung: V6 Pipelining Datapath and Control – Computerarchitektur**
+
+### 🔁 Wiederholung: Pipelined Datapath
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+- **Pipeline-Register** zwischen Stufen speichern Zwischenergebnisse:
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+    - IF/ID, ID/EX, EX/MEM, MEM/WB
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+- **Ziel:** jede Stufe arbeitet gleichzeitig an unterschiedlichen Instruktionen
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+---
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+### 📦 Pipeline-Steuerung
+
+- **Steuersignale** werden wie im Single-Cycle-Design aus dem Opcode abgeleitet.
+    
+- Vereinfachte & detaillierte Steuerung für jede Pipeline-Stufe:
+    
+    - IF → ID → EX → MEM → WB
+        
+- Fehlerbehandlung und Hazard-Erkennung notwendig.
+    
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+---
+
+### ⚠️ Data Hazards & Forwarding
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+#### 📦 Beispiel-Hazard
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+```asm
+sub $2, $1, $3  # Ergebnis wird in $2 geschrieben
+and $12, $2, $5 # liest $2 → Hazard
+or  $13, $6, $2 # liest $2 → Hazard
+```
+
+#### 🛠 Lösungen
+
+- **Forwarding (Bypassing):**
+    
+    - Ergebnis wird direkt aus EX/MEM oder MEM/WB weitergeleitet.
+        
+- **Forwarding-Bedingungen:**
+    
+    - EX-Hazard (vorherige Instruktion schreibt):
+        
+        ```
+        if EX/MEM.RegWrite && EX/MEM.RegisterRd ≠ 0
+            && EX/MEM.RegisterRd == ID/EX.RegisterRs
+        → ForwardA = 10
+        ```
+        
+    - MEM-Hazard (vor-vorherige Instruktion schreibt):
+        
+        ```
+        if MEM/WB.RegWrite && MEM/WB.RegisterRd ≠ 0
+            && MEM/WB.RegisterRd == ID/EX.RegisterRs
+        → ForwardA = 01
+        ```
+        
+- **Revised Forwarding:** MEM-Forwarding nur, wenn kein EX-Hazard.
+    
+
+---
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+### 🔁 Load-Use Hazard
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+- Auftritt, wenn Instruktion direkt nach einem Load das geladene Register benötigt.
+    
+- **Lösung:** 1-Stall-Cycle (Bubble) einfügen.
+    
+- Erkennung:
+    
+    ```
+    if ID/EX.MemRead && 
+       (ID/EX.RegisterRt == IF/ID.RegisterRs || 
+        ID/EX.RegisterRt == IF/ID.RegisterRt)
+    → Stall
+    ```
+    
+
+---
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+### ⏱ Stalls & Bubbles
+
+- **Bubble:** NOP wird in die Pipeline eingefügt
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+- PC und IF/ID-Register werden nicht aktualisiert (Pipeline pausiert)
+    
+- Compiler kann Code oft umsortieren, um Stalls zu vermeiden.
+    
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+---
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+### 🔥 Branch Hazards & Lösungen
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+#### ⏳ Problem:
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+- Branch-Entscheidung erst in MEM-Stufe bekannt → falsche Befehle im IF
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+#### 🛠 Lösungen:
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+1. **Early Branch Resolution:**
+    
+    - Zieladresse & Vergleich schon in ID berechnen
+        
+2. **Flush Pipeline:**
+    
+    - Falls Branch genommen → falsche Instruktionen entfernen
+        
+3. **Branch Prediction:**
+    
+    - **Static Prediction:**
+        
+        - Rückwärts: taken (Schleifen)
+            
+        - Vorwärts: not taken
+            
+    - **Dynamic Prediction:**
+        
+        - **1-Bit Predictor:** einfache Historie
+            
+        - **2-Bit Predictor:** robuster gegen wiederholte Fehleinschätzungen
+            
+    - **Branch Target Buffer (BTB):**
+        
+        - Cache für Zieladressen
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+---
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+### 📐 Visualisierung
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+- **Multi-Cycle-Diagramme:** Ressourcen-Nutzung über Zeit
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+- **Single-Cycle-Diagramme:** Pipeline-Zustand zu einem Takt
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+---
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+### 📊 Performance-Effekte
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+- Forwarding & Prediction minimieren Stalls
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+- Dennoch: Stalls notwendig für Korrektheit
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+- Compiler kann helfen: **Instruction Scheduling**
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+### 📝 Für die Klausur merken
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+✅ Pipeline-Register & ihre Funktion  
+✅ Forwarding vs. Stalling: Bedingungen & Hardwarelogik  
+✅ Load-Use Hazard: Erkennung & Behebung  
+✅ Branch Hazards: Static & Dynamic Prediction, BTB  
+✅ Unterschied Multi- und Single-Cycle-Diagramme
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