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Semester 6/COMARCH/Zusammenfassung/Vorlesung 7.md

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+## 📘 **Zusammenfassung: V7 Pipelining – Exceptions, Interrupts & Instruction-Level Parallelism (ILP)**
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+### ⚡ Exceptions & Interrupts
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+#### 🛑 Was sind Exceptions?
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+- Unerwartete Ereignisse **innerhalb der CPU**
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+    - Beispiele: undefined opcode, overflow, syscall
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+- **MIPS:** Verwaltet durch Coprozessor (CP0)
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+    - Speichert PC der verursachenden Instruktion in **EPC (Exception Program Counter)**
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+    - Speichert Ursache im **Cause Register**
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+    - Springt zu Exception Handler (z. B. Adresse `0x8000 0180`)
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+#### 📡 Was sind Interrupts?
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+- Unerwartete Ereignisse **von außen** (z. B. I/O-Geräte)
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+- Unterschiedliche ISAs verwenden „Exception“ & „Interrupt“ teilweise synonym.
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+#### 🚦 Exception-Handling im Pipeline-Design
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+- Ähnlich wie ein Branch-Misprediction:
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+    - Vorherige Instruktionen abschließen
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+    - Verursachende & folgende Instruktionen flushen
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+    - Kontrolle an den Handler übergeben
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+#### 🔄 Restartable vs. Imprecise Exceptions
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+- **Restartable:** Handler beendet und springt zurück zur Instruktion (EPC)
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+- **Imprecise:** Pipeline stoppt, mehrere Exceptions gespeichert → Handler entscheidet, was zu tun ist
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+- Schwieriger bei Out-of-Order-Pipelines
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+### 🚀 Instruction-Level Parallelism (ILP)
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+#### 📊 Ziel: Mehrere Instruktionen gleichzeitig ausführen
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+- **Pipelining:** 1 Instruktion pro Stufe, mehrere gleichzeitig aktiv
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+- **Deeper Pipeline:** kürzere Takte, aber mehr Stalls möglich
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+- **Multiple Issue:** mehrere Instruktionen pro Takt starten
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+    - **Static Multiple Issue (VLIW):**
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+        - Compiler bildet „issue packets“ (mehrere Instruktionen pro Takt)
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+        - Beispiel: Dual-Issue MIPS (1 ALU/Branch + 1 Load/Store)
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+        - Compiler-Scheduling nötig
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+    - **Dynamic Multiple Issue (Superscalar):**
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+        - CPU entscheidet zur Laufzeit, wie viele Instruktionen pro Takt gestartet werden
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+        - Vorteil: weniger Compiler-Arbeit
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+        - Herausforderung: Hazards und Ressourcen-Konflikte vermeiden
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+#### 🧠 Speculation
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+- **Prinzip:** Vermuten, welche Instruktionen ausgeführt werden können
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+    - **Branch Speculation:** Vorhersage der Sprungrichtung
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+    - **Load Speculation:** vorzeitiges Laden von Speicherwerten
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+- Bei falscher Vermutung: Rollback & korrekt ausführen
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+### 🔄 Dynamisches Scheduling
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+- CPU führt Instruktionen **out of order** aus, um Stalls zu vermeiden
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+- Ergebnisse werden **in order committed** (Reorder Buffer)
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+- **Register Renaming:**
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+    - Verhindert falsche Abhängigkeiten (WAW & WAR)
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+    - Ermöglicht parallele Nutzung derselben logischen Register
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+### 📈 Herausforderungen für ILP
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+- **Abhängigkeiten:**
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+    - Datenabhängigkeit (true dependency)
+        
+    - Kontrollabhängigkeit (branches)
+        
+    - Ressourcenabhängigkeit (strukturelle Konflikte)
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+- **Compiler-Limitationen:**
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+    - Pointer-Aliasing erschwert statische Analyse
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+- **Hardware-Limitationen:**
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+    - Fenstergröße für dynamisches Scheduling begrenzt
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+    - Cache-Misses & Speicherbandbreite begrenzen Parallelität
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+### 📝 Für die Klausur merken
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+✅ Unterschied Exception ↔ Interrupt  
+✅ EPC & Cause-Register im MIPS-Handling  
+✅ Restartable vs. Imprecise Exceptions  
+✅ VLIW vs. Superscalar (Static vs. Dynamic Multiple Issue)  
+✅ Speculation: was passiert bei falscher Vorhersage?  
+✅ Register Renaming: warum wichtig?  
+✅ Warum ILP in der Praxis nicht beliebig steigerbar ist
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