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Semester 6/COMARCH/Zusammenfassung/Vorlesung 8a.md

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+## 📘 **Zusammenfassung: V8a Intel und Arm – Computerarchitektur**
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+### ⚡ Power Efficiency: ARM vs. Intel
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+||**ARM Cortex-A8**|**Intel Core i7-920**|
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+|Markt|Mobile Devices|Server, Desktop|
+|TDP (Thermal Power)|2 W|130 W|
+|Taktfrequenz|1 GHz|2,66 GHz|
+|Kerne pro Chip|1|4|
+|Floating Point Unit|Nein|Ja|
+|Multiple Issue|Statisch, in-order|Dynamisch, OoO + Spec.|
+|Pipeline-Stufen|14|14|
+|Branch Prediction|2-Level|2-Level|
+|L1 Cache|32 KB I, 32 KB D|32 KB I, 32 KB D|
+|L2 Cache|128–1024 KB|256 KB|
+|L3 Cache|-|2–8 MB (shared)|
+|Max Instr/Takt|2|4|
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+### 🔄 Pipelines im Vergleich
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+#### ARM Cortex-A8
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+- Pipeline: Statisch geplante Ausführung (in-order)
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+- Einfachere Hardware → energieeffizient
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+- Optimiert für mobile Geräte
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+#### Intel Core i7
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+- Pipeline: Dynamisch, out-of-order, mit Speculation
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+- Komplexere Hardware → höherer Energiebedarf
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+- Optimiert für High-Performance-Anwendungen
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+### 🧮 Instruction-Level Parallelism (ILP)
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+#### 💡 Multiple Issue:
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+- ARM: **Statische Planung** (Compiler entscheidet Reihenfolge)
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+- Intel: **Dynamische Planung** (CPU entscheidet zur Laufzeit)
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+- Dynamische Planung bietet bessere Ausnutzung, aber höheren Hardwareaufwand.
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+#### 🛠 Matrix-Multiplikation (Beispiel)
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+- **C-Code (mit Loop Unrolling & SIMD):**
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+    - Nutzt AVX-Befehle (_mm256)
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+- **Assembly-Code:**
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+    - Parallele Berechnungen mit YMM-Registers (256-Bit)
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+    - Beispiel: `vmulpd`, `vaddpd`, `vbroadcastsd`
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+### ⚠️ Fallacies & Pitfalls
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+#### 🚧 Irrtümer
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+- **„Pipelining ist einfach“:** Nur die Grundidee ist einfach, Details (Hazard Detection, Forwarding) sind komplex.
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+- **„Pipelining ist unabhängig von Technologie“:** Fortschritte in Halbleitern machten es erst praktikabel.
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+#### 💥 Probleme
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+- Komplexe ISAs (z. B. x86) erschweren effiziente Pipeline-Implementierung.
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+- **Delayed Branches:** erhöhen Designaufwand
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+- **IA-32 Micro-Op-Ansatz:** wandelt komplexe Instruktionen in einfache Mikro-Operationen um
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+### 📜 Fazit
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+✅ ISA-Design beeinflusst Datapath- und Steuerwerk-Design – und umgekehrt  
+✅ Pipelining steigert Durchsatz, nicht Latenz  
+✅ Hazards (structural, data, control) sind zentrale Herausforderungen  
+✅ ILP steigert Parallelität, aber nur begrenzt durch Abhängigkeiten  
+✅ Komplexität → Energieverbrauch (Power Wall)
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+### 📝 Für die Klausur merken
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+✅ Unterschied ARM ↔ Intel (In-order vs. OoO, TDP, Pipelines)  
+✅ Statische vs. Dynamische Planung  
+✅ Vor- & Nachteile von ILP und Multiple Issue  
+✅ Fallacies (Irrtümer) beim Pipelining-Design  
+✅ Warum einfache ISAs (RISC) Pipelines erleichtern
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