# Pipelining vs Pfade über mehrere Taktzyklen
- Größerer Flächenverbrauch bei Pipelining als bei Pfade
- Höherer Durchsatz (Throughput) bei Pipelining


# Umgehen mit asynch Eingängen
Bei Fehlerhaften Signalen kann man 2 D-Latches vorsetzen, diese wirken wie Verstärker und runden auf bzw. ab

#todo Einarbeiten *timing constraints* in Vivado

# Einbinden vorgefertigter Bauteile
## IP-Cores

# Klausur
- 4 Aufgaben manche Aufgaben können in Unteraufgaben aufgeteilt sein
- 3/4 Stunde pro Aufgabe

- Aufgabe mit Prüfling, der getestet werden soll und von vordefiniertem Verhalten abweicht
- Timing Verhalten
- Automat
**Bestimmte Fehler und Warnungen sind nicht zulässig!**