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📘 Zusammenfassung: V3a Von Schaltnetzen zu Endlichen Automaten
🔌 Schaltnetze (Combinatorial Logic)
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Merkmale:
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Keine Schleifen
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Keine Rückkopplung
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Keine Zustände (stateless)
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Gleiche Eingabe → gleiche Ausgabe
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Benötigt Zeit zur Ausgabeerzeugung (aber keinen Takt)
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Praxisbezug: Einfache Logik wie Addierer, Multiplexer, Decoder sind Schaltnetze.
🔁 Endliche Automaten (Finite State Machines, FSM)
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Merkmale:
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Schleifen und Rückkopplungen möglich
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Zustände vorhanden (stateful)
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Gleiche Eingabe kann unterschiedliche Ausgaben erzeugen – abhängig vom aktuellen Zustand
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Braucht Zeit zur Ausgabeerzeugung
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Meist getaktet, um Design und Analyse zu vereinfachen
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Praxisbezug: Steuerwerke in Prozessoren sind typischerweise FSMs.
🕒 Vom Schaltnetz zum Endlichen Automaten
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Erweiterung von Schaltnetzen durch:
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Flip-Flops → Speichern von Zuständen
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Getaktete Flip-Flops → Synchronisation der Zustandsänderung
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Flankengesteuerte Flip-Flops → Reagieren nur auf steigende oder fallende Taktflanken
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Ergebnis: Deterministischer Endlicher Automat (DEA) mit Taktsteuerung.
🔄 Struktur eines DEAs
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Bestandteile:
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Zustandspeicher (z. B. Flip-Flops)
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Kombinatorische Logik
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Takt
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Ablauf:
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Kombinatorische Logik berechnet den nächsten Zustand aus aktuellem Zustand + Eingabe
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Zustandspeicher aktualisiert sich bei Taktflanke
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Ausgabe wird aus Zustand/Eingabe erzeugt
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⏱️ Zeitliche Aspekte
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Jeder Schritt im Automaten braucht Zeit für:
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Propagation durch die Logik
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Synchronisation mit dem Takt
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Ohne Takt: Asynchrone Schaltungen
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Mit Takt: Syntaktische FSM → bevorzugt in modernen Prozessoren
📝 Für die Klausur merken
✅ Unterschied Schaltnetz ↔ Endlicher Automat
✅ Rolle von Flip-Flops beim Speichern von Zuständen
✅ DEA Aufbau: Zustandspeicher + Kombinatorische Logik + Takt
✅ Flankengesteuerte Flip-Flops: warum wichtig?
✅ Warum getaktete Automaten Analyse und Design erleichtern
📦 Lernpaket (bisher)
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V1 Einführung → Überblick, Historie, Abstraktionsebenen
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V2 Architekturen → ISA-Arten, RISC vs. CISC, Moore’s Law
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V3a Schaltnetze & Automaten → Logikstrukturen & FSM