TI-Studium-Mitschriften/Semester 7/REDIG/Vorlesung 8.md

Signale werden nach einer Prozessdurchführung erst aktualiesiert(?)

• Dies liegt anscheinend daran, dass VHDL ein execution model ist. Vorerst kommt ein simulationszyklus und anschließend ein executionszyklus
• Garantiert den gleichen code mit immer exakt der gleichen simulationszyklen mit dem gleichen Ergebnis

Aufzählungstypen und wie der Compiler dabei funzt

Einstellung unter Settings für gewünschtes Verhalten: fsm-extraction

• onehot
  • jede codierung erhält einen flipflop
  • besonders schnell iSATE: implicit State (impliziter Zustand)

Translation steps

1. syntax checking
2. rtl analysis
3. synthesis
4. implementation
5. bitstream generation

Diverses zu vivado

• Truth table enthält unsere Wahrheitstabelle für die ausgewählte entity
• Anschlusspad: für silizium wafers um ein teilbereich mit anderen componenten zu verbinden.