Update workspace configuration and add new lecture notes for INKOM and REDIG
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fzzinchemical
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@@ -1,88 +0,0 @@
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# Struktur
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1. Organisatorisches
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2. Wiederholung
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# Wiederholung
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1. Schaltwerk / Schaltnetz
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1. Huffman-Normalform
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2. Endliche Automaten
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3. Impulsdiagramme
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4. Mealy oder Moore Automaten
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1. Mealy ohne Zustandsübergang
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5. KV-Minimierung
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6. Digitale Zustandskodierung
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7. Struktur
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1. Modellieren
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1. LaTeX Vorlage für DIGIT wieder verwendbar?
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2. Test Vorbereiten
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3. Implementieren
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4. Test durchführen
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8. Einordnung der Qualitäts
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# Aufgaben
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## Model
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Ausgänge:
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$q1\_o$
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$q0\_o$
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Eingänge:
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$v\_i$ wenn = 1 value +1
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$v\_i$ wenn = 0 value -1
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clk_i
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$r\_i$ reset
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2 Bit Wert (nach $11$ kommt $00$) erst impl.
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ausgabefunktion fehlt
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![[Nackenbruch.drawio.png]]
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prüfung geg. forderung
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## Tests
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### synchron
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- Hochzählen
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- Runterzählen
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- Überlauf / Unterlauf
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### asynchron
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- Reset
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formuliert und nicht stichpunkte
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# Implementierung
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## Kodierung
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startzustand fehlt
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| Zustand | $k\_1,k\_0$ | |
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| ------- | ----------- | --- |
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| null | $00$ | |
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| eins | $01$ | |
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| zwei | $02$ | |
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| drei | $03$ | |
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Die Zustandskodierung erfolg gemäß binärer Rechnung.
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## grobstruktur
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## zustandspeicher__
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## Zustandsübergangstabelle
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dies ist hybrid und dements. falsch
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| $r\_i$ | $clk\_i$ | $v\_i$ | $q\_1$ | $q\_0$ | $q\_1'$ | $q\_0'$ |
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||||
| ------ | -------- | ------ | ------ | ------ | ------- | ------- |
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||||
| 0 | 0 | 0 | 0 | 0 | 0 | 0 |
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||||
| 0 | 0 | 0 | 0 | 1 | 0 | 1 |
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||||
| 0 | 0 | 0 | 1 | 0 | 1 | 0 |
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||||
| 0 | 0 | 0 | 1 | 1 | 1 | 1 |
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||||
| 0 | 0 | 1 | 0 | 0 | 0 | 0 |
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||||
| 0 | 0 | 1 | 0 | 1 | 0 | 1 |
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||||
| 0 | 0 | 1 | 1 | 0 | 1 | 1 |
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||||
| 0 | 0 | 1 | 1 | 1 | 1 | 1 |
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||||
| 0 | 1 | 0 | 0 | 0 | 1 | 1 |
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||||
| 0 | 1 | 0 | 0 | 1 | 0 | 0 |
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||||
| 0 | 1 | 0 | 1 | 0 | 0 | 1 |
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||||
| 0 | 1 | 0 | 1 | 1 | 1 | 0 |
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||||
| 0 | 1 | 1 | 0 | 0 | 0 | 1 |
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||||
| 0 | 1 | 1 | 0 | 1 | 1 | 0 |
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||||
| 0 | 1 | 1 | 1 | 0 | 1 | 1 |
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||||
| 0 | 1 | 1 | 1 | 1 | 0 | 0 |
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||||
| 1 | X | X | X | X | 0 | 0 |
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| | | | | | | |
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@@ -1,22 +0,0 @@
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# Pipelining vs Pfade über mehrere Taktzyklen
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- Größerer Flächenverbrauch bei Pipelining als bei Pfade
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- Höherer Durchsatz (Throughput) bei Pipelining
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# Umgehen mit asynch Eingängen
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Bei Fehlerhaften Signalen kann man 2 D-Latches vorsetzen, diese wirken wie Verstärker und runden auf bzw. ab
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#todo Einarbeiten *timing constraints* in Vivado
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# Einbinden vorgefertigter Bauteile
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## IP-Cores
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# Klausur
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- 4 Aufgaben manche Aufgaben können in Unteraufgaben aufgeteilt sein
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- 3/4 Stunde pro Aufgabe
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- Aufgabe mit Prüfling, der getestet werden soll und von vordefiniertem Verhalten abweicht
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- Timing Verhalten
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- Automat
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**Bestimmte Fehler und Warnungen sind nicht zulässig!**
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@@ -1,37 +0,0 @@
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f# VHDL
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Basis 3 Board oder Basis 2 Board
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Vivado wird im Labor verwendet, installationsvorgaben sind in Aulis vorzufinden
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In der Übung heute VHDL ausprobieren
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folgende List ist nicht vollständig und repräsentiert nur das durch Herrn Bredereke präsentierte Projekt ()
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## Typen
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- character
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- string
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- integer
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## Datenformate
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`type <name> is (a, b, c);`
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`type <name> is array();`
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`type <name> is record ... end record;`
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`constant <name>: <type> := <value>`
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## Schnittstellen
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```vhdl
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entity <name> is
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port();
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end <name>;
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```
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## Objekte
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``` vhdl
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constant <name>: <type> := ();
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||||
```
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## Zuweisung
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||||
```vhdl
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constant <name>: integer := 0 --deklaration
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<name> <= 1 --variabeländerung
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||||
```
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@@ -1,28 +0,0 @@
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# Wiederholung VHDL basics
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Signal verbindung zwischen FF oder auch zwischen Komponenten bzw. Elemente ist Kontextabhängig. Die Doc kann hier möglicherweise helfen.
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- Record als Bündel von Leitungen
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- Process ist eine Modellierung von Schaltteilen und ihrem Verhalten
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In Vivado gibts einen Blockdesign Diagramm, dass die Grundstruktur nach der Kompilierung darstellt.
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# Gemeinsamkeiten Endlicher Automat mit VHDL
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| Endlicher Automat | VHDL |
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| --------------------------- | ------------------ |
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| Ausgabeschaltnetz | spezieller Process |
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| ZÜ-Schaltnetz | spezieller Process |
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| Eingabe und Ausgabealphabet | Port Konstrukt |
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| sprechende Namen | sprechende Namen |
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| Abstraktion | Abstraktion |
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# Unterschiede Endlicher Automat mit VHDL
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| Endlicher Automat | VHDL |
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| ----------------- | ----------------------------------------------- |
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| manueller Entwurf | Code Muster, Werkzeuge, automatisierter Entwurf |
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| Startzustand | (Constant) Code Muster |
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| Zustand | Signal |
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| Zustandmenge | Aufzählungstyp |
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| | Schleifen |
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| | Datentypen |
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@@ -1,12 +0,0 @@
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- Bei VHDL werden die Bitbreiten durch den kompiler optimiert, eine Definierung der Bitbreiten ist nicht immer die beste idee
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- ## Basen
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- Dezimal: 10#\<value>
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- Dual: 2#\<value>
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- Oktal: 8#\<value>
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**Montag: 15.12 eventuell keine Vorlesung**
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# Behandlung von Zeit in der Simulation
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- mit `after` pausieren und kann genaue Zeiten für aktionen/reaktionen einstellen
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- Delta verzögerung problematsisch
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- Nadelimpulse können Zustandswechsel verursachen, daher präferenzieren wir synchrone Schaltungen
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-
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@@ -1,20 +0,0 @@
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Signale werden nach einer Prozessdurchführung erst aktualiesiert(?)
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- Dies liegt anscheinend daran, dass VHDL ein execution model ist. Vorerst kommt ein simulationszyklus und anschließend ein executionszyklus
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- Garantiert den gleichen code mit immer exakt der gleichen simulationszyklen mit dem gleichen Ergebnis
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# Aufzählungstypen und wie der Compiler dabei funzt
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Einstellung unter Settings für gewünschtes Verhalten: [fsm-extraction](https://docs.amd.com/r/en-US/ug901-vivado-synthesis/Auto-State-Encoding)
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- onehot
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- jede codierung erhält einen flipflop
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- besonders schnell
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iSATE: implicit State (impliziter Zustand)
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# Translation steps
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1. syntax checking
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2. rtl analysis
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3. synthesis
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4. implementation
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5. bitstream generation
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# Diverses zu vivado
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- Truth table enthält unsere Wahrheitstabelle für die ausgewählte entity
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- Anschlusspad: für silizium wafers um ein teilbereich mit anderen componenten zu verbinden.
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@@ -1,25 +0,0 @@
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# Design under Test (DUT)
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Synonym mit *equipment under test* und *unit under test*.
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# Testbenches mit separatem Test-Orakel
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# Testbenches mit Kommando-Interpreter
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# Bestimmen von sinnvollen Testzielen
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# Erste Aufgabe Aufgabe 10
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(war ihm wichtig)
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Testbenches erkennen delayed werte nicht und gibt dementsprechend keinen Fehler aus obwohl dies gewünscht ist.
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Wenn man ein Signal abgreift ist das Ergebnis nicht immer gleich den Erwartungen. Dafür gibt es mehrere Strategien:
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#todo
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# Zeitverhalten im Detail
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Beim Schalten des D-FF soll die Taktflanke stabil sein, dafür gibt es die Vorbereitung- und die Nachbereitungszeit.
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# Zusatz Laboraufgabe 6
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Taschenrechner mit 7 Segmentanzeige
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Es wird dafür Multiplexing verwendet und dementsprechend müssen schnell genug alle Anzeigen aktualisiert werden
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- Modultest
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- Modulzerlegung
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- ein Modul wird uns vorgegeben, den Rest müssen wir erstellen
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- Module sollen am besten eine Eigenschaft gut implementieren und einzelne Modultests schreiben
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@@ -1,3 +0,0 @@
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1. tristate treiber kann zu glitches führen, sodass der reset kurz getätigt wurde
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1. synchroner reset filtert aus nanosekundenimpulse
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2. freigabeeingäge verwenden sichert einiges an kopfschmerzen
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