Merge remote-tracking branch 'origin/main'
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fzzinchemical
4
Semester 6/COMARCH/Beispiele Klausurfragen.md
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4
Semester 6/COMARCH/Beispiele Klausurfragen.md
Normal file
@@ -0,0 +1,4 @@
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# Was ist das Amdahlsche Gesetz
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Das Amdahlsche Gesetz bezieht sich auf die maximale Prozessbeschleunigung, die man anhand X Prozessoren im Multi-Threading erreichen kann.
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$µs = \frac{1}{1-p+\frac{p}{s}}$
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8
Semester 6/COMARCH/Klausurvorbereitungs Spreadsheed.md
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8
Semester 6/COMARCH/Klausurvorbereitungs Spreadsheed.md
Normal file
@@ -0,0 +1,8 @@
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# Hazards
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## DATA Hazard
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![[Pasted image 20250709205101.png]]
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Durch 'optimierungen' (verlagern des 2. LOAD WORD lw Befehls) wird Stalling verhindert und man spart sich 2 Takte. --> 11 Takte
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## CONTROL Hazard
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## STRUCT Hazard
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Es dürfen Fetch und Memory nicht gleichzeitig geschehen, Fetch müsste anhand eines NOPs delayed werden.
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BIN
Semester 6/COMARCH/Pasted image 20250709205049.png
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BIN
Semester 6/COMARCH/Pasted image 20250709205049.png
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Binary file not shown.
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After Width: | Height: | Size: 61 KiB |
BIN
Semester 6/COMARCH/Pasted image 20250709205101.png
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BIN
Semester 6/COMARCH/Pasted image 20250709205101.png
Normal file
Binary file not shown.
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After Width: | Height: | Size: 65 KiB |
14
Semester 6/COMARCH/Zusammenfassung/Fragenkatalog.md
Normal file
14
Semester 6/COMARCH/Zusammenfassung/Fragenkatalog.md
Normal file
@@ -0,0 +1,14 @@
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# Übung 1
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- Beim von-Neumann-Rechner lassen sich Programme im Speicher genauso ändern wie Daten. Wo könnte das sinnvoll sein?
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- Beim der Rechner der Harvard-Rechner sind Programme und Daten strikt getrennt. Wo könnte das sinnvoll sein?
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- Welche Gatter kennen Sie?
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- Welche Darstellungen (graphisch) von Gattern kennen Sie?
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- Wie viele unterschiedliche Gatter gibt es, sind möglich?
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- Was für Komponenten kennen Sie eine Abstraktionsebene über den Gattern?
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- Noch eine Ebene höher?
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- Beim der Rechner der Harvard-Rechner sind Programme und Daten strikt getrennt. Wo könnte das sinnvoll sein?
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- Was beschreibt das Moore’sche Gesetz?
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- Auf einem Datenpfad benötigt das Laden der Eingaberegister 5 ns, die ALU-Verarbeitung 10 ns und das Rückspeichern 5 ns. Wie viel MIPS hat dieser Rechner?
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$\frac{1}{20^{-9}s} = 0.05 * 10^9 = 50 \text{ MIPS}$
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After Width: | Height: | Size: 19 KiB |
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After Width: | Height: | Size: 233 KiB |
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After Width: | Height: | Size: 122 KiB |
@@ -3,43 +3,29 @@
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### 🏛️ Was ist Computerarchitektur?
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- **Definition:** Untersuchung, wie alle Teile eines Computersystems entworfen werden müssen, um eine optimale Programmierung zu ermöglichen.
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- **Enthält:** Datentypen, Operationen, Merkmale, Komponenten auf unterschiedlichen Ebenen.
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- **Begriffspaare:**
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- **Computerarchitektur** = was der Programmierer „sieht“ (Befehlssatz, Speicher, IO)
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- **Computerorganisation** = wie es technisch umgesetzt ist (Mikroarchitektur, Logikgatter)
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### 🔄 Wichtige Kundenfragen
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- Ist der neue Rechner **kompatibel**?
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- Betriebssystem, Programme, Peripherie => **Abwärtskompatibilität**
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- Unterschiedliche Bedürfnisse von Mensch & Maschine → **Abstraktion nötig**
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### 🪜 Ebenen der Abstraktion (Virtuelle Maschinen)
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1. **Ebene 0 – Digitale Logik:** Gatter, Flipflops
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2. **Ebene 1 – Mikroarchitektur:** ALU, Register, Datenpfade
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3. **Ebene 2 – ISA (Instruction Set Architecture):** Maschinensprache
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4. **Ebene 3 – Betriebssystemebene:** Multiprogramming, IO-Abstraktion
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3. **Ebene 2 – Befehlssatzachritektur (ISA):** Maschinensprache
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4. **Ebene 3 – Betriebssystem:** Multiprogramming, IO-Abstraktion
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5. **Ebene 4 – Assemblersprache:** maschinennahe Programmierung
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6. **Ebene 5 – Höhere Programmiersprachen:** unabhängige Algorithmen
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6. **Ebene 5 – Problemorientierte Sprachen:** unabhängige Algorithmen, Compiler oder Interpreter
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@@ -48,97 +34,56 @@
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#### Nullte Generation (vor 1945)
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- Mechanische Rechenmaschinen (Pascal, Leibniz, Babbage)
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- Zuse Z3 (1941) – erster programmgesteuerter Computer
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#### Erste Generation (1945–1955)
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- Relais, Vakuumröhren
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- **ENIAC**, **COLOSSUS**, **IAS-Maschine**
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- Einführung der Mikroprogrammierung (Wilkes, 1951)
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- Von-Neumann-Architektur:
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- Gemeinsamer Speicher für Daten & Programme
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- Vorteil: Programme können sich selbst ändern
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- Gemeinsamer Speicher für Daten & Programme
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- Vorteil: Programme können sich selbst ändern
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- Harvard-Architektur:
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- Trennung von Daten- & Programmspeicher
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- Vorteil: schneller & sicherer
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- Trennung von Daten- & Programmspeicher
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- Vorteil: schneller & sicherer
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#### Zweite Generation (1955–1965)
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- **Transistoren** ersetzen Röhren
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- Minicomputer (DEC PDP)
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#### Dritte Generation (1965–1980)
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- **Integrierte Schaltungen**
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- IBM System/360 → Abwärtskompatibilität
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#### Vierte Generation (ab 1980)
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- **VLSI (Very Large Scale Integration)**
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- Personal Computer (IBM PC, Commodore, Apple)
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- RISC vs. CISC Architekturen
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#### Fünfte Generation (heute)
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- Cloud Computing, Mobile Geräte, Embedded Systems
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### 🚀 Meilensteine
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- **Intel 4004 (1971):** erster Mikroprozessor (4-bit)
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- **Intel 8080, 8086:** Vorläufer moderner x86-Architektur
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- **Cray-1 (1977):** erster Vektorrechner/Supercomputer
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- **PDP-11 (1970):** Unix & Programmiersprache C entstanden darauf
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### 📚 Literatur (Hauptquelle für Klausurvorbereitung)
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- Patterson & Hennessy:
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- _Rechnerorganisation und Rechnerentwurf_
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- _Computer Organization and Design_ (RISC-V Edition)
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### 📝 Organisatorisches
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- **Vorlesung:** Do 13:30–15:00
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- **Übung:** Do 15:15–16:00
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- **Labor:** Do 16:15–19:15 (alle 2 Wochen)
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- **Prüfung:** E-Klausur 90 min (mind. 50% zum Bestehen)
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- **Voraussetzungen:** DIGIT & BESYST bestanden
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- _Rechnerorganisation und Rechnerentwurf_
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- _Computer Organization and Design_ (RISC-V Edition)
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@@ -3,89 +3,60 @@
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### 🔄 Wiederholung Computergenerationen
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- **0. Generation (bis 1945):** Mechanische Rechenmaschinen (Pascal, Leibniz, Babbage, Zuse)
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- **1. Generation (1945–1955):** Relais & Vakuumröhren – ENIAC, COLOSSUS, MANIAC
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- **2. Generation (1955–1965):** Transistoren – Minicomputer (PDP), Supercomputer (CDC 6600)
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- **3. Generation (1965–1980):** Integrierte Schaltungen – IBM System/360, PDP-11
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- **4. Generation (ab 1980):** VLSI – PCs, x86-Architektur
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- **5. Generation (heute):** Smartphones, Cloud, Embedded Systems
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### 🚀 Moore’s Law (Moor’sches Gesetz)
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- **Kerngedanke:** Verdopplung der Anzahl Transistoren pro IC alle 12–24 Monate.
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- Auswirkungen:
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- Kleinere Strukturen → geringere Kosten
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- Mehr Komponenten → höhere Leistung
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- Geringerer Stromverbrauch
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||||
- Kleinere Strukturen → geringere Kosten
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||||
- Mehr Komponenten → höhere Leistung
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- > Resultierend: Geringerer Stromverbrauch
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- Aber: Miniaturisierung wird zunehmend teurer und schwieriger.
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### 📊 Leistungsmessung von Computern
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- **System-Benchmarks:** Cinebench, 3DMark, HPC Challenge
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- **Kennzahlen:**
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- Instruktionen/Sekunde (IPS), FLOPS
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- Taktzyklen pro Instruktion (CPI), Instruktionen pro Takt (IPC)
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- Speicherzugriffszeit, Durchsatz
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||||
- Netzwerk- & Grafikleistung (FPS, TPS)
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- Kritik an MIPS: „Misleading Information to Promote Sales“ – nicht immer aussagekräftig.
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||||
- **Kenngrößen:**
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||||
- Instruktionen/Sekunde (IPS), FLOPS (Floating point operations/second)
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||||
- Taktzyklen pro Instruktion (CPI), Instruktionen pro Takt (IPC)
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||||
- Speicherzugriffszeit, Durchsatz
|
||||
- Netzwerk- & Grafikleistung (FPS, TPS)
|
||||
- Kritik an MIPS: „Misleading Information to Promote Sales“ – nicht immer aussagekräftig. (MIPS => Million instructions per second)
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### 🤖 Computer als endlicher Automat (Finite State Machine)
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- **Zustände:** durch Bitmuster repräsentiert
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- **Operation:** Boolesche Funktion auf Teilzuständen
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- Vergleichbare Modelle:
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- Schaltnetz (ohne Schleifen)
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- Endlicher Automat (deterministisch/nichtdeterministisch)
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- Kellerautomat (mit Stack)
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- Turingmaschine (unendliches Band)
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- Schaltnetz: keine Schleifen, keine Rückkopplung)
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- Endlicher Automat (Deterministisch und Nichtdeterministisch)
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- Kellerautomat (unendlich, aber Zugriff nur auf oberstes Element)(Hardwarelimitierungen?)
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||||
- Turing-Maschine (endliche Zustände des Automaten, unendliches Band zum Lesen und Schreiben)
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||||
![[Pasted image 20250708185128.png]]
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||||
![[Pasted image 20250708185152.png]]
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||||
![[Pasted image 20250708185618.png]]
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### 🚌 Speicheranbindung & Endianness
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- Speicheradressierung:
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- **big-endian:** höchstwertiges Byte an kleinster Adresse
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- **little-endian:** niedrigstwertiges Byte zuerst
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- **big-endian:** höchstwertiges Byte an kleinster Adresse
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||||
- **little-endian:** niedrigstwertiges Byte zuerst
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- Bus-System:
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- Bus-Takt meist langsamer als CPU-Takt
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||||
- Cache als schneller Zwischenspeicher
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||||
- Bus-Takt meist langsamer als CPU-Takt
|
||||
- Cache als schneller Zwischenspeicher
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||||
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||||
---
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@@ -94,85 +65,97 @@
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#### Rechenwerk (ALU)
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- Operationen: +, −, *, /, logische Operationen
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- Moderne CPUs: mehrere Register → direkte Register-Register-Operationen
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- Ältere CPUs: Akkumulator-Register für ALU-Operationen
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![[Pasted image 20250708185932.png]]****
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#### Steuerwerk
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- Verantwortlich für:
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- Ausführung der Befehle
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- Datenflusskontrolle
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- Ausnahmebehandlung & Interrupts
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||||
- Ausführung der Befehle
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||||
- Datenflusskontrolle
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||||
- Ausnahmebehandlung & Interrupts
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#### Register
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- Program Counter PC
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- Befehlsregister (Instruction Registers IR)
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- **optional**: Stackpointer SP
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- **Statusregister**: Zustandsregister, Flags usw.
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- Einfache CPUs haben einen speziellen Akkumulator-Register (Accu)
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- Aus diesem wird ein Wert gelesen
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- Ergebnis einer Operation wird hier gelagert
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- Moderne CPUs können nicht direkt Daten aus dem Hauptspeicher in das Rechenwerk lesen (Sicherheit oder warum?)
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#### Bottleneck Datentransfer
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| Speichertyp | Geschwindigkeit |
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| -------------------- | -------------------- |
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| CPU Register | < Nanosekunde |
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| CPU Cache | ~wenige Nanosekunden |
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| Arbeitsspeicher | 60-70 Nanosekunden |
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| Sekundärspeicher SSD | 0,4 ms |
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| Sekundärspeicher HDD | 8-10 ms |
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### 🧵 Befehlssatzarchitekturen (ISA)
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**Befehle bestimmen die Architektur und umgekehrt**
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#### 1️⃣ Stack-Architektur
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- Operanden und Ergebnisse liegen auf Stack.
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- Vorteile: kompakter Code, minimaler Prozessorzustand
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- Benötigt Stack Pointer **SP Register**
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- Ergebnis wird final auf den Stack gelegt
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- Vorteile: kompakter Code, minimaler Prozessorzustand, sog. Null-Address Machine
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- Nachteil: viele Speicherzugriffe
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- Heute: nur noch in virtuellen Maschinen (JVM, p-Machine)
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#### 2️⃣ Akkumulator-Architektur
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- Ein Register (Akkumulator) für Operanden & Ergebnis
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- Speicherzugriff für zweiten Operand nötig
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- Kompakt, aber teuer durch Speicherzugriffe
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- **Ein-Adress-Maschine**
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#### 3️⃣ Register-Memory-Architektur
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- Mehrere Register, 2. Operand aus Speicher
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- Zwei-Adress-Befehle
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- Vorteil: direkt mit Speicher arbeiten
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- Nachteil: Speicherzugriffe kosten Zeit
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#### 4️⃣ Register-Register (Load/Store)-Architektur
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- Arithmetik nur auf Registern
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- Speicherzugriff explizit mit Load/Store
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- Drei-Adress-Befehle
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- Vorteil: keine unnötigen Speicherzugriffe
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- Nachteil: mehr Befehle nötig → größerer Code
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- Typisch für **RISC-Architekturen**
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### 🔥 RISC vs CISC
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|**Merkmal**|**RISC**|**CISC**|
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|---|---|---|
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|**Befehlssatz**|Einfach, einheitlich, kurze Befehle|Komplex, unterschiedliche Länge|
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||||
|**Hardware**|Einfach, energieeffizient|Komplex oder Mikroprogramme|
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||||
|**Codegröße**|Größer|Kompakter|
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||||
|**Beispiele**|ARM, MIPS, SPARC, PowerPC|x86 (Intel, AMD), Zilog Z80|
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||||
|**Vorteile**|Schneller bei genügend Registern|Speichereffizient|
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||||
|**Nachteile**|Mehr Programmspeicher nötig|Langsame komplexe Befehle|
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||||
| **Merkmal** | **RISC** | **CISC** |
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||||
| --------------- | ----------------------------------- | ------------------------------- |
|
||||
| **Befehlssatz** | Einfach, einheitlich, kurze Befehle | Komplex, unterschiedliche Länge |
|
||||
| **Hardware** | Einfach, energieeffizient | Komplex oder Mikroprogramme |
|
||||
| **Codegröße** | Größer | Kompakter |
|
||||
| **Beispiele** | ARM, MIPS, SPARC, PowerPC | x86 (Intel, AMD), Zilog Z80 |
|
||||
| **Vorteile** | Schneller bei genügend Registern | Speichereffizient |
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||||
| **Nachteile** | Mehr Programmspeicher nötig | Langsame komplexe Befehle |
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||||
Unterschied zwischen CISC und RISC CPUs – Gibt es Mischformen?
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||||
| ==Merkmal== | ==CISC (Complex Instruction Set Computer)== | ==RISC (Reduced Instruction Set Computer)== |
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| :--------------- | :------------------------------------------ | :------------------------------------------ |
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| Befehlssatz | Viele, komplexe Befehle | Wenige, einfache Befehle |
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||||
| Hardwareaufbau | Komplexe Steuerlogik oder Mikroprogramme | Einfache, schnelle Hardware |
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| Befehlslänge | Unterschiedlich lang (z. B. 1–15 Byte) | Gleich lang (z. B. 4 Byte) |
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| Operationen | Direkt mit Speicher möglich | Nur mit Registern (Load/Store-Prinzip) |
|
||||
| Speicherbedarf | Geringer, da kompakter Code | Höher, da mehr Befehle nötig |
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||||
| Energieeffizienz | Weniger effizient | Höher, da keine ungenutzten Logikblöcke |
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||||
| Fokus | Effizienz bei Assembler-Programmierung | Optimierung für Compiler und Pipeline |
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---
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@@ -2,32 +2,22 @@
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### 🧠 Einführung: CPU-Leistungsfaktoren
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||||
- **Instruction Count (IC):** Anzahl der Befehle → bestimmt durch ISA & Compiler
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- **Cycles Per Instruction (CPI):** Anzahl der Takte pro Befehl → bestimmt durch Hardware
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- **Cycle Time (CT):** Dauer eines Takts → bestimmt durch Hardware
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||||
- **CPU-Zeit Formel:**
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||||
|
||||
- **Instruction Count (IC):** Anzahl der Befehle → bestimmt durch ISA & Compiler\
|
||||
- **Cycles Per Instruction (CPI):** Anzahl der Takte pro Befehl → bestimmt durch Hardware\
|
||||
- **Cycle Time (CT):** Dauer eines Takts → bestimmt durch Hardware\
|
||||
- **CPU-Zeit Formel:**\
|
||||
CPU-Zeit=IC×CPI×CTCPU\text{-Zeit} = IC \times CPI \times CT
|
||||
|
||||
---
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### 🔁 Ablauf der Instruktionsausführung
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1. **Fetch:** Befehl aus Speicher laden (PC → Instruction Memory)
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2. **Decode:** Register lesen, Operanden bestimmen
|
||||
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3. **Execute:** ALU berechnet Ergebnis oder Adresse
|
||||
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||||
4. **Memory Access:** Speicherzugriff bei Load/Store
|
||||
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||||
5. **Write Back:** Ergebnis ins Register zurückschreiben
|
||||
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||||
6. **PC Update:** PC + 4 oder Sprungadresse
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||||
|
||||
1. **Fetch:** Befehl aus Speicher laden (PC → Instruction Memory)\
|
||||
2. **Decode:** Register lesen, Operanden bestimmen\
|
||||
3. **Execute:** ALU berechnet Ergebnis oder Adresse\
|
||||
4. **Memory Access:** Speicherzugriff bei Load/Store\
|
||||
5. **Write Back:** Ergebnis ins Register zurückschreiben\
|
||||
6. **PC Update:** PC + 4 oder Sprungadresse\
|
||||
|
||||
---
|
||||
|
||||
@@ -35,68 +25,45 @@
|
||||
|
||||
#### 📦 Register
|
||||
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||||
- 32 Register: z. B. `$s0-$s7`, `$t0-$t9`, `$zero` (immer 0), `$sp`, `$ra`
|
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||||
- Daten müssen in Register geladen werden, bevor ALU-Operationen möglich sind.
|
||||
|
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||||
#### 🛠️ Befehle (Beispiele)
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|**Kategorie**|**Befehl**|**Beispiel**|**Bedeutung**|
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|---|---|---|---|
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||||
|Arithmetisch|`add`|`add $s1,$s2,$s3`|`$s1 = $s2 + $s3`|
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||||
|Datentransfer|`lw`, `sw`|`lw $s1,20($s2)`|`$s1 = Memory[$s2+20]`|
|
||||
|Logisch|`and`, `or`|`and $s1,$s2,$s3`|`$s1 = $s2 & $s3`|
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||||
|Bedingte Verzweigung|`beq`, `bne`|`beq $s1,$s2,Label`|Sprung, falls `$s1 == $s2`|
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||||
|Unbedingter Sprung|`j`, `jal`|`j Label`|Sprung zu Adresse `Label`|
|
||||
- 32 Register: z. B. `$s0-$s7`, `$t0-$t9`, `$zero` (immer 0), `$sp`, `$ra`\
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||||
- Daten müssen in Register geladen werden, bevor ALU-Operationen möglich sind.\
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||||
#### 🛠️ Befehle
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||||
![[Pasted image 20250708193917.png]]
|
||||
![[Pasted image 20250708193937.png]]
|
||||
---
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||||
### 🧮 Aufbau der CPU: Datenpfad (Datapath)
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#### 🛠️ Bausteine
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- **Register:** Speicherung von Zwischenwerten
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||||
- **ALU (Arithmetic Logic Unit):** führt Berechnungen durch
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||||
- **Multiplexer (MUX):** entscheidet zwischen Eingangsquellen
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||||
|
||||
- **Memory:** Instruktions- & Datenspeicher
|
||||
|
||||
- **Control Unit:** steuert Datenfluss und Operationen
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|
||||
- **Register:** Speicherung von Zwischenwerten\
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||||
- **ALU (Arithmetic Logic Unit):** führt Berechnungen durch\
|
||||
- **Multiplexer (MUX):** entscheidet zwischen Eingangsquellen\
|
||||
- **Memory:** Instruktions- & Datenspeicher\
|
||||
- **Control Unit:** steuert Datenfluss und Operationen\
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||||
#### 📐 Schrittweise Entwicklung
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||||
- **R-Typ Befehle:** nur Registeroperationen
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- **Load/Store:** ALU berechnet Adresse, Speicherzugriff
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||||
- **Branch:** ALU-Vergleich → PC-Update bei Bedingung
|
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||||
- **R-Typ Befehle:** nur Registeroperationen\
|
||||
- **Load/Store:** ALU berechnet Adresse, Speicherzugriff\
|
||||
- **Branch:** ALU-Vergleich → PC-Update bei Bedingung\
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### 🔄 Taktgesteuerte Logik
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- **Kombinatorische Elemente:** berechnen Ausgaben ohne Zustände
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|
||||
- **Sequenzielle Elemente (Register):** speichern Zustände, aktualisieren mit **Taktflanke**
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||||
|
||||
- **Clocking Methodology:** Längste Verzögerung bestimmt Taktperiode.
|
||||
|
||||
- **Kombinatorische Elemente:** berechnen Ausgaben ohne Zustände\
|
||||
- **Sequenzielle Elemente (Register):** speichern Zustände, aktualisieren mit **Taktflanke**\
|
||||
- **Clocking Methodology:** Längste Verzögerung bestimmt Taktperiode.\
|
||||
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### 🔥 Besonderheiten MIPS
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||||
- **Load/Store Architektur:** Nur Load/Store greifen auf Speicher zu; alle anderen Befehle arbeiten mit Registern.
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- **Einheitliche Befehlslänge (32 Bit):** vereinfacht Dekodierung.
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||||
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||||
- **Pipelining-Fähigkeit:** parallele Bearbeitung mehrerer Instruktionen möglich (kommt in Teil 2).
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||||
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||||
- **Load/Store Architektur:** Nur Load/Store greifen auf Speicher zu; alle anderen Befehle arbeiten mit Registern.\
|
||||
- **Einheitliche Befehlslänge (32 Bit):** vereinfacht Dekodierung.\
|
||||
- **Pipelining-Fähigkeit:** parallele Bearbeitung mehrerer Instruktionen möglich (kommt in Teil 2).\
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||||
|
||||
---
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||||
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||||
@@ -3,89 +3,57 @@
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||||
### 🔌 Schaltnetze (Combinatorial Logic)
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- **Merkmale:**
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||||
- Keine Schleifen
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- Keine Rückkopplung
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||||
- Keine Zustände (stateless)
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|
||||
- Gleiche Eingabe → gleiche Ausgabe
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|
||||
- Benötigt Zeit zur Ausgabeerzeugung (aber keinen Takt)
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||||
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||||
- Keine Schleifen
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||||
- Keine Rückkopplung
|
||||
- Keine Zustände (stateless)
|
||||
- Gleiche Eingabe → gleiche Ausgabe
|
||||
- Benötigt Zeit zur Ausgabeerzeugung (aber keinen Takt)
|
||||
- **Praxisbezug:** Einfache Logik wie Addierer, Multiplexer, Decoder sind Schaltnetze.
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### 🔁 Endliche Automaten (Finite State Machines, FSM)
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||||
- **Merkmale:**
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||||
- Schleifen und Rückkopplungen möglich
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||||
- Zustände vorhanden (stateful)
|
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|
||||
- Gleiche Eingabe kann unterschiedliche Ausgaben erzeugen – abhängig vom aktuellen Zustand
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||||
- Braucht Zeit zur Ausgabeerzeugung
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||||
- **Meist getaktet**, um Design und Analyse zu vereinfachen
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|
||||
- Schleifen und Rückkopplungen möglich
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||||
- Zustände vorhanden (stateful)
|
||||
- Gleiche Eingabe kann unterschiedliche Ausgaben erzeugen – abhängig vom aktuellen Zustand
|
||||
- Braucht Zeit zur Ausgabeerzeugung
|
||||
- **Meist getaktet**, um Design und Analyse zu vereinfachen
|
||||
- **Praxisbezug:** Steuerwerke in Prozessoren sind typischerweise FSMs.
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### 🕒 Vom Schaltnetz zum Endlichen Automaten
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- Erweiterung von Schaltnetzen durch:
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1. **Flip-Flops** → Speichern von Zuständen
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2. **Getaktete Flip-Flops** → Synchronisation der Zustandsänderung
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||||
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||||
3. **Flankengesteuerte Flip-Flops** → Reagieren nur auf steigende oder fallende Taktflanken
|
||||
|
||||
1. **Flip-Flops** → Speichern von Zuständen
|
||||
2. **Getaktete Flip-Flops** → Synchronisation der Zustandsänderung
|
||||
3. **Flankengesteuerte Flip-Flops** → Reagieren nur auf steigende oder fallende Taktflanken
|
||||
- Ergebnis: **Deterministischer Endlicher Automat (DEA)** mit Taktsteuerung.
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### 🔄 Struktur eines DEAs
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||||
- **Bestandteile:**
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||||
- Zustandspeicher (z. B. Flip-Flops)
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||||
|
||||
- Kombinatorische Logik
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||||
|
||||
- Takt
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||||
|
||||
- Zustandspeicher (z. B. Flip-Flops)
|
||||
- Kombinatorische Logik
|
||||
- Takt
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||||
- **Ablauf:**
|
||||
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||||
- Kombinatorische Logik berechnet den nächsten Zustand aus aktuellem Zustand + Eingabe
|
||||
|
||||
- Zustandspeicher aktualisiert sich bei Taktflanke
|
||||
|
||||
- Ausgabe wird aus Zustand/Eingabe erzeugt
|
||||
|
||||
- Kombinatorische Logik berechnet den nächsten Zustand aus aktuellem Zustand + Eingabe
|
||||
- Zustandspeicher aktualisiert sich bei Taktflanke
|
||||
- Ausgabe wird aus Zustand/Eingabe erzeugt
|
||||
|
||||
---
|
||||
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||||
### ⏱️ Zeitliche Aspekte
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||||
- Jeder Schritt im Automaten braucht Zeit für:
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|
||||
- Propagation durch die Logik
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||||
- Synchronisation mit dem Takt
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||||
|
||||
- Propagation durch die Logik
|
||||
- Synchronisation mit dem Takt
|
||||
- **Ohne Takt:** Asynchrone Schaltungen
|
||||
|
||||
- **Mit Takt:** Syntaktische FSM → bevorzugt in modernen Prozessoren
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||||
|
||||
|
||||
---
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||||
|
||||
@@ -96,14 +64,3 @@
|
||||
✅ DEA Aufbau: Zustandspeicher + Kombinatorische Logik + Takt
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||||
✅ Flankengesteuerte Flip-Flops: warum wichtig?
|
||||
✅ Warum getaktete Automaten Analyse und Design erleichtern
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||||
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||||
### 📦 Lernpaket (bisher)
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- **V1 Einführung** → Überblick, Historie, Abstraktionsebenen
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||||
|
||||
- **V2 Architekturen** → ISA-Arten, RISC vs. CISC, Moore’s Law
|
||||
|
||||
- **V3a Schaltnetze & Automaten** → Logikstrukturen & FSM
|
||||
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||||
|
||||
@@ -3,90 +3,61 @@
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||||
### 🔁 Wiederholung aus Teil 1
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||||
|
||||
- **Instruktionstypen (MIPS):**
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||||
|
||||
- **R-Format:** arithmetische/logische Operationen (z. B. `add $s1,$s2,$s3`)
|
||||
|
||||
- **Load/Store:** Speicherzugriff (z. B. `lw`, `sw`)
|
||||
|
||||
- **Branch:** bedingte Sprünge (`beq`, `bne`)
|
||||
|
||||
- **R-Format:** arithmetische/logische Operationen (z. B. `add $s1,$s2,$s3`)
|
||||
- **Load/Store:** Speicherzugriff (z. B. `lw`, `sw`)
|
||||
- **Branch:** bedingte Sprünge (`beq`, `bne`)
|
||||
- **Datenpfad (Full Datapath):**
|
||||
|
||||
- Register → ALU → Speicher → Register
|
||||
|
||||
- Separate Instruktions- und Datenspeicher nötig, da ein Zugriff pro Zyklus
|
||||
|
||||
- Register → ALU → Speicher → Register
|
||||
- Separate Instruktions- und Datenspeicher nötig, da ein Zugriff pro Zyklus
|
||||
|
||||
---
|
||||
|
||||
### ⚙️ Steuerungseinheit (Control Unit)
|
||||
|
||||
- **Erzeugt Steuersignale aus dem Opcode:**
|
||||
|
||||
- **MemtoReg:** bestimmt Datenquelle für Register-Schreiben
|
||||
|
||||
- **ALUSrc:** wählt ALU-Operand (Register vs. unmittelbarer Wert)
|
||||
|
||||
- **RegWrite:** aktiviert Schreibzugriff auf Register
|
||||
|
||||
- **MemRead/MemWrite:** steuern Speicherzugriffe
|
||||
|
||||
- **Branch:** aktiviert bei bedingten Sprüngen
|
||||
|
||||
- **MemtoReg:** bestimmt Datenquelle für Register-Schreiben
|
||||
- **ALUSrc:** wählt ALU-Operand (Register vs. unmittelbarer Wert)
|
||||
- **RegWrite:** aktiviert Schreibzugriff auf Register
|
||||
- **MemRead/MemWrite:** steuern Speicherzugriffe
|
||||
- **Branch:** aktiviert bei bedingten Sprüngen
|
||||
- **ALU Control:**
|
||||
|
||||
- Basierend auf Opcode und Funct-Feld
|
||||
|
||||
- Basierend auf Opcode und Funct-Feld
|
||||
- Beispiel Mapping:
|
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||||
|ALUOp|Funct|ALU-Funktion|
|
||||
|---|---|---|
|
||||
|00|XXXXXX|`add`|
|
||||
|01|XXXXXX|`sub`|
|
||||
|10|100000|`add`|
|
||||
|10|100010|`sub`|
|
||||
|10|100100|`and`|
|
||||
|10|100101|`or`|
|
||||
|10|101010|`slt`|
|
||||
|
||||
|
||||
| ALUOp | Funct | ALU-Funktion |
|
||||
| ----- | ------ | ------------ |
|
||||
| 00 | XXXXXX | `add` |
|
||||
| 01 | XXXXXX | `sub` |
|
||||
| 10 | 100000 | `add` |
|
||||
| 10 | 100010 | `sub` |
|
||||
| 10 | 100100 | `and` |
|
||||
| 10 | 100101 | `or` |
|
||||
| 10 | 101010 | `slt` |
|
||||
|
||||
|
||||
---
|
||||
|
||||
### 📦 Erweiterter Datenpfad
|
||||
|
||||
- Unterstützung für:
|
||||
|
||||
- **Jumps (`j`, `jal`):**
|
||||
|
||||
- PC-Update mit 26-Bit Zieladresse + oberen 4 Bit des alten PCs
|
||||
|
||||
- Steuerleitung „Jump“ wird aus Opcode dekodiert
|
||||
|
||||
- **Branches (`beq`, `bne`):**
|
||||
|
||||
- Zieladresse berechnen (PC+4 + Offset << 2)
|
||||
|
||||
- ALU prüft, ob Bedingung erfüllt (Zero-Flag)
|
||||
|
||||
- **Jumps (`j`, `jal`):**
|
||||
- PC-Update mit 26-Bit Zieladresse + oberen 4 Bit des alten PCs
|
||||
- Steuerleitung „Jump“ wird aus Opcode dekodiert
|
||||
- **Branches (`beq`, `bne`):**
|
||||
- Zieladresse berechnen (PC+4 + Offset << 2)
|
||||
- ALU prüft, ob Bedingung erfüllt (Zero-Flag)
|
||||
|
||||
---
|
||||
|
||||
### 🚨 Performance-Betrachtung
|
||||
|
||||
- **Ein-Zyklus-Datenpfad Problem:**
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||||
|
||||
- Längster Pfad (Critical Path) bestimmt Taktfrequenz
|
||||
|
||||
- Beispiel: Load-Befehl → Instruktionsspeicher → Registerfile → ALU → Datenspeicher → Registerfile
|
||||
|
||||
- Unterschiedliche Instruktionen hätten unterschiedliche Latenzen → nicht praktikabel
|
||||
|
||||
- Längster Pfad (Critical Path) bestimmt Taktfrequenz
|
||||
- Beispiel: Load-Befehl → Instruktionsspeicher → Registerfile → ALU → Datenspeicher → Registerfile
|
||||
- Unterschiedliche Instruktionen hätten unterschiedliche Latenzen → nicht praktikabel
|
||||
- **Lösung:** **Pipelining**
|
||||
|
||||
- Aufteilung des Datenpfads in Stufen
|
||||
|
||||
- Überlappende Bearbeitung mehrerer Instruktionen
|
||||
|
||||
- Aufteilung des Datenpfads in Stufen
|
||||
- Überlappende Bearbeitung mehrerer Instruktionen
|
||||
|
||||
---
|
||||
|
||||
|
||||
@@ -3,13 +3,9 @@
|
||||
### 🚀 Was ist Pipelining?
|
||||
|
||||
- **Prinzip:** Überlappende Ausführung mehrerer Instruktionen
|
||||
|
||||
- **Analogie:** Waschstraße – mehrere Autos gleichzeitig in unterschiedlichen Phasen
|
||||
|
||||
- **Ziel:** Erhöhung des Durchsatzes (mehr Befehle pro Zeiteinheit)
|
||||
|
||||
- **Wichtig:** Latenz einzelner Instruktionen bleibt gleich
|
||||
|
||||
|
||||
---
|
||||
|
||||
@@ -28,13 +24,9 @@
|
||||
### 📈 Performance-Vorteile
|
||||
|
||||
- **Single-Cycle Datapath:** 800 ps pro Befehl
|
||||
|
||||
- **Pipelined Datapath:** 200 ps pro Befehl
|
||||
|
||||
- **Theoretisches Speedup:** Anzahl Stufen = 5x schneller
|
||||
|
||||
- **Realität:** Speedup < 5 wegen Hazard-Stalls und unbalancierter Stufen
|
||||
|
||||
|
||||
---
|
||||
|
||||
@@ -43,57 +35,39 @@
|
||||
#### 🏗 Struktur-Hazards
|
||||
|
||||
- Konflikt um Ressource (z. B. Instruktions- und Datenspeicher gleichzeitig benötigt)
|
||||
|
||||
- **Lösung:** Getrennte Instruktions-/Datenspeicher oder Caches
|
||||
|
||||
|
||||
#### 📦 Daten-Hazards
|
||||
|
||||
- Instruktion benötigt Ergebnis der vorherigen Instruktion
|
||||
|
||||
- Beispiel:
|
||||
|
||||
```asm
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||||
add $s0, $t0, $t1
|
||||
sub $t2, $s0, $t3
|
||||
```
|
||||
|
||||
- **Lösungen:**
|
||||
|
||||
- **Forwarding (Bypassing):** Ergebnis direkt weiterleiten
|
||||
|
||||
- **Stalls:** Pipeline anhalten
|
||||
|
||||
- **Code Scheduling:** Befehle umsortieren, um Abhängigkeiten zu vermeiden
|
||||
|
||||
- **Forwarding (Bypassing):** Ergebnis direkt weiterleiten
|
||||
- **Stalls:** Pipeline anhalten
|
||||
- **Code Scheduling:** Befehle umsortieren, um Abhängigkeiten zu vermeiden
|
||||
|
||||
#### 🔁 Kontroll-Hazards
|
||||
|
||||
- Sprünge (`beq`, `bne`) → Ziel erst spät bekannt
|
||||
|
||||
- **Lösungen:**
|
||||
|
||||
- Warten bis Branch-Entscheidung (Stalls)
|
||||
|
||||
- **Branch Prediction:**
|
||||
|
||||
- **Static:** Vorwärts nicht nehmen, Rückwärts nehmen
|
||||
|
||||
- **Dynamic:** Verlauf der Branches aufzeichnen und vorhersagen
|
||||
|
||||
- Warten bis Branch-Entscheidung (Stalls)
|
||||
- **Branch Prediction:**
|
||||
- **Static:** Vorwärts nicht nehmen, Rückwärts nehmen
|
||||
- **Dynamic:** Verlauf der Branches aufzeichnen und vorhersagen
|
||||
|
||||
---
|
||||
|
||||
### 📦 Optimierungen
|
||||
|
||||
- **Forwarding:** Verhindert unnötige Stalls
|
||||
|
||||
- **Branch Prediction:** Reduziert Control Hazards
|
||||
|
||||
- **Separate Speicher:** Löst Struktur-Hazards
|
||||
|
||||
- **Code Scheduling:** Compiler verschiebt Befehle zur Vermeidung von Stalls
|
||||
|
||||
|
||||
---
|
||||
|
||||
|
||||
@@ -5,35 +5,20 @@
|
||||
### **1️⃣ Einführung – Computerarchitektur**
|
||||
|
||||
- **Computerarchitektur**: Sicht des Programmierers (ISA, Speicher, I/O)
|
||||
|
||||
- **Computerorganisation**: Umsetzung auf Hardware-Ebene (Mikroarchitektur)
|
||||
|
||||
- **Von-Neumann-Architektur**:
|
||||
|
||||
- Gemeinsamer Speicher für Daten & Programme
|
||||
|
||||
- Vorteil: Einfachheit; Nachteil: Von-Neumann-Flaschenhals
|
||||
|
||||
- Gemeinsamer Speicher für Daten & Programme
|
||||
- Vorteil: Einfachheit; Nachteil: Von-Neumann-Flaschenhals
|
||||
- **Harvard-Architektur**:
|
||||
|
||||
- Trennung von Daten- und Programmspeicher
|
||||
|
||||
- Trennung von Daten- und Programmspeicher
|
||||
- **Abstraktionsebenen**:
|
||||
|
||||
- Ebene 0: Digitale Logik
|
||||
|
||||
- Ebene 1: Mikroarchitektur
|
||||
|
||||
- Ebene 2: ISA
|
||||
|
||||
- Ebene 3: Betriebssystem
|
||||
|
||||
- Ebene 4: Assemblersprache
|
||||
|
||||
- Ebene 5: Hochsprachen
|
||||
|
||||
- Ebene 0: Digitale Logik
|
||||
- Ebene 1: Mikroarchitektur
|
||||
- Ebene 2: ISA
|
||||
- Ebene 3: Betriebssystem
|
||||
- Ebene 4: Assemblersprache
|
||||
- Ebene 5: Hochsprachen
|
||||
- **Historie**: Zuse Z3 → ENIAC → IBM System/360 → Intel 4004 → ARM
|
||||
|
||||
|
||||
---
|
||||
|
||||
@@ -48,106 +33,71 @@
|
||||
|Beispiele|ARM, MIPS|x86 (Intel, AMD)|
|
||||
|
||||
- **Befehlssatztypen**:
|
||||
|
||||
- Stack, Akkumulator, Register-Memory, Load/Store
|
||||
|
||||
- Stack, Akkumulator, Register-Memory, Load/Store
|
||||
- **Moore’s Law**: Verdopplung der Transistorzahl alle ~18 Monate
|
||||
|
||||
- **Leistungskennzahlen**: MIPS, FLOPS, CPI, IPC
|
||||
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||||
|
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---
|
||||
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||||
### **3️⃣ Schaltnetze & Endliche Automaten**
|
||||
|
||||
- **Schaltnetz**: stateless, keine Rückkopplung
|
||||
|
||||
- **Endlicher Automat (FSM)**: stateful, mit Rückkopplung
|
||||
|
||||
- **Flip-Flops**: Zustandspeicher, getaktet
|
||||
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||||
- **DEA**: Zustandslogik + Zustandspeicher + Takt
|
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||||
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---
|
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||||
### **4️⃣ Prozessor (Teil 1)**
|
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- **MIPS-ISA**:
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||||
- R-Typ: `add $s1, $s2, $s3`
|
||||
|
||||
- Load/Store: `lw`, `sw`
|
||||
|
||||
- Branch: `beq`, `bne`
|
||||
|
||||
- R-Typ: `add $s1, $s2, $s3`
|
||||
- Load/Store: `lw`, `sw`
|
||||
- Branch: `beq`, `bne`
|
||||
- **CPU-Leistungsformel**:
|
||||
|
||||
CPU-Zeit=IC×CPI×CTCPU\text{-Zeit} = IC \times CPI \times CT
|
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- **Datenpfad-Bausteine**: ALU, Registerfile, Steuerwerk
|
||||
|
||||
|
||||
---
|
||||
|
||||
### **5️⃣ Prozessor (Teil 2)**
|
||||
|
||||
- **Steuersignale**:
|
||||
|
||||
- MemtoReg, RegWrite, ALUSrc, Branch, Jump
|
||||
|
||||
- MemtoReg, RegWrite, ALUSrc, Branch, Jump
|
||||
- **ALU Control**: Bestimmt Operation aus Opcode + Funct
|
||||
|
||||
- **Erweiterter Datenpfad**: Unterstützung für Jumps & Branches
|
||||
|
||||
|
||||
---
|
||||
|
||||
### **6️⃣ Pipelining**
|
||||
|
||||
- **5 Pipeline-Stufen**: IF → ID → EX → MEM → WB
|
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- **Vorteil**: Erhöhter Durchsatz, gleiche Latenz
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- **Hazards**:
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- **Strukturell**
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- **Datenhazards**: Forwarding, Stalls
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- **Kontrollhazards**: Branch Prediction (Static/Dynamic)
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- **Strukturell**
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- **Datenhazards**: Forwarding, Stalls
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- **Kontrollhazards**: Branch Prediction (Static/Dynamic)
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---
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### **7️⃣ Pipelining: Datapath & Control**
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- **Forwarding**: Bypassing von EX/MEM, MEM/WB
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- **Load-Use Hazard**: 1-Stall einfügen
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- **Branch Prediction**:
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- 1-Bit, 2-Bit Predictors
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- Branch Target Buffer (BTB)
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- 1-Bit, 2-Bit Predictors
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||||
- Branch Target Buffer (BTB)
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### **8️⃣ Pipelining: Exceptions, Interrupts & ILP**
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- **Exceptions**: Fehler innerhalb CPU → EPC speichert PC
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- **Interrupts**: externe Ereignisse
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- **ILP**:
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- **Static (VLIW)** vs. **Dynamic (Superscalar)**
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- **Speculation**: Branch & Load Speculation
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- **Register Renaming**: Verhindert WAW & WAR
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- **Static (VLIW)** vs. **Dynamic (Superscalar)**
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||||
- **Speculation**: Branch & Load Speculation
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||||
- **Register Renaming**: Verhindert WAW & WAR
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---
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@@ -164,52 +114,34 @@
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### **🔟 Speicheranbindung**
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- **Speicherhierarchie**: Register → Cache → RAM → SSD/HDD
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- **Caches**:
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- Direct-Mapped, Set-Associative, Fully-Associative
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- Write-Through vs. Write-Back
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- **AMAT**:
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- Direct-Mapped, Set-Associative, Fully-Associative
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||||
- Write-Through vs. Write-Back
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- **AMAT**:
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AMAT=HitTime+MissRate×MissPenaltyAMAT = HitTime + MissRate \times MissPenalty
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- **Cache Blocking**: Optimiert Speicherzugriffe
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### **1️⃣1️⃣ Assembler**
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- **Assembler**: Übersetzt Assemblersprache → Maschinencode
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- **Zwei-Pass-Assembler**: Symboltabelle, Opcode-Tabelle
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- **Linker**: Relokation & externe Referenzen
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- **Makros**: Ersetzung bei Übersetzung
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- **Dynamisches Binden**: DLL (Windows), SO (Unix)
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### **1️⃣2️⃣ Compiler**
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- **Compiler-Phasen**:
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1. Lexikalische Analyse
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2. Syntaktische Analyse (AST)
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3. Semantische Analyse
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||||
4. Zwischencode (3-Adress-Code)
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||||
5. Optimierung (lokal, global)
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||||
6. Codegenerierung
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||||
1. Lexikalische Analyse
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||||
2. Syntaktische Analyse (AST)
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||||
3. Semantische Analyse
|
||||
4. Zwischencode (3-Adress-Code)
|
||||
5. Optimierung (lokal, global)
|
||||
6. Codegenerierung
|
||||
- **Optimierungstechniken**: Loop Unrolling, Constant Folding, Dead Code Elimination
|
||||
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||||
- **Tools**: `cc -E`, `cc -S`, `cc -c`, `cc -o`
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@@ -220,24 +152,15 @@
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||||
### **1️⃣3️⃣ Zuverlässigkeit & Virtualität**
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||||
- **Zuverlässigkeit**:
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Availability=MTTFMTTF+MTTRAvailability = \frac{MTTF}{MTTF + MTTR}
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- **Hamming-Codes**: SEC/DED, ECC DRAM
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- **Virtuelle Maschinen (VMs)**:
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- Vorteile: Isolation, Sicherheit
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- VMM: verwaltet Ressourcen, Traps für privilegierte Instruktionen
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- Vorteile: Isolation, Sicherheit
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||||
- VMM: verwaltet Ressourcen, Traps für privilegierte Instruktionen
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||||
- **Virtueller Speicher**:
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||||
- Page Tables, TLB, Page Fault Handling
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||||
|
||||
- Page Tables, TLB, Page Fault Handling
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||||
- **Cache-Kohärenz**:
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||||
- Snooping, Directory-basierte Protokolle
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||||
- Snooping, Directory-basierte Protokolle
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---
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40
Semester 6/List of Shame.md
Normal file
40
Semester 6/List of Shame.md
Normal file
@@ -0,0 +1,40 @@
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||||
- [ ] Subnautica Below Zero #Open_World_Survival_Craft #Survival #Underwater
|
||||
- [ ] Hotline Miami #Violent #Indie #Gore #Action #Great_Soundtrack
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- [ ] Metaphor (unfinished) #RPG #JRPG #Turn_Based_Combat #Anime #3D
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- [ ] Bioshock 1 #FPS #Story_Rich #Atmospheric #Horror #Action
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- [ ] Bioshock 2 #FPS #Singleplayer #Story_Rich #Horror #Action
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||||
- [ ] Wolfenstein: The New Order #FPS #Action #Shooter #Alternate_History #Gore
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- [ ] Wolfenstein: The Old Blood #FPS #Action #World_War_II #Alternate_History
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||||
- [ ] Doom 64 #Action #FPS #Classic #1990s #Retro #Gore
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||||
- [ ] Doom 1 #Action #FPS #Classic #Great_Soundtrack
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||||
- [ ] Doom 2 #Action #FPS #Classic #Great_Soundtrack
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||||
- [ ] The Witcher #RPG #Fantasy #Story_Rich #Mature #Singleplayer
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||||
- [ ] The Witcher 2 #RPG #Fantasy #Story_Rich #Mature #Singleplayer
|
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- [ ] The Witcher 3 #Open_World #RPG #Story_Rich #Atmospheric
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||||
- [ ] Dave the Diver #Pixel_Graphics #Casual #Managment #Adventure
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- [ ] Serial Cleaner #Stealth #Action #Indie #2D #Gore #Blood
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- [ ] Portal Revolution #Puzzle #Singleplayer #Mod #First_Person #Action
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- [ ] Don't Starve #Survival #Open_World_Survival_Craft #Crafting #2D
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||||
- [ ] Prey #Sci_fi #Immersive_Sim #Space #Singleplayer
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||||
- [ ] System Shock #Action #Immersive_Sim #Cyberpunk #Adventure
|
||||
- [ ] Celeste #Precision_Platformer #Difficult #Pixel_Graphics #2D
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||||
- [ ] Black Mesa #FPS #Remake #Action #Sci_fi #First_Person
|
||||
- [ ] Borderlands #FPS #Co-op #Shooter #First_Person #Loot
|
||||
- [ ] Borderlands the pre sequel
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||||
- [ ] NFS Heat #Racing #Multiplayer #Open_World #Driving #PvP
|
||||
- [ ] NFS Unbound #Racing #Multiplayer #Open_World #Driving #Music
|
||||
- [ ] BPM #FPS #Rythm #Roguelike #Action #Indie
|
||||
- [x] Blasphemous #Metroidvania #Souls-like #Pixel_Graphics #Gore
|
||||
- [ ] Blasphemous 2 #Combat #Fantasy #Metroidvania #Souls-like #2D
|
||||
- [ ] Elden Ring #Souls-like #Open_World #Dark_Fantasy #RPG
|
||||
- [ ] Bully #Open_World #Action #Adventure #Third_Person
|
||||
- [ ] Crysis I #Action #FPS #Shooter #Sci_fi #Stealth #Aliens
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||||
- [ ] Crysis II #Action #FPS #Shooter #Sandbox #First_Person
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||||
- [ ] Crysis III #Action #FPS #Shooter #Aliens #Sci_fi #Sandbox
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||||
- [ ] Kingdom Come Deliverance #Medieval #RPG #Open_World #Singleplayer
|
||||
- [ ] The Last of us Part 1 #Story_Rich #Post-apocalyptic #Zombies #Shooter
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||||
- [ ] Shadow of Mordor #Open_World #Action #Fantasy #Adventure #RPG
|
||||
- [ ] Shadow of War #Open_World #Action #RPG #Singleplayer #Violent
|
||||
- [ ] Monster Hunter Rise #Action #Online_Co-op #Character_Customization
|
||||
- [ ] Thief #Stealth #Action #First_Person #Adventure #Dark
|
||||
- [ ] Metal Gear Solid V: The Phantom Pain #Stealth #Open_World #Action #Story_Rich #Dark
|
||||
186
Semester 6/SWTEST/Klausurrelevantes Milan.md
Normal file
186
Semester 6/SWTEST/Klausurrelevantes Milan.md
Normal file
@@ -0,0 +1,186 @@
|
||||
Softwaretest (Was ist klausurrelevant?)
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Klausur besteht aus zwei Teilen:
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Ankreuzen (30 Fragen, 1 Punkt, immer nur eine richtig)
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Freitextaufgaben (Begründen oder unterscheiden usw. aber immer nur kurze Texte, zwischen 2 und 6 Punkte pro Aufgabe)
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14 - 15:30 am 15.07.
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Kapitel 0
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Folien:
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Die Tatsache das es unmöglich ist eine Software vollständig zu testen und Fehlerfreiheit zu garantieren.
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Kapitel 1
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Folien:
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- [x] 7 Fehler und Mangel Unterschied
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- [x] 12 Begriffe und deren Zusammenhang
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- [x] 15 Validierung Verifikation
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- [x] 17 Unterscheidungen zwischen funktionalen- und nichtfunktionalen Anforderungen sollte klar sein und mit Beispielen belegen
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- [x] 17 - … Qualitätsmerkmale Beispiele benennen können oder was dazu sagen können (aber nicht im Detail) Nur eine Vorstellung davon haben, was das bedeutet.
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||||
- [x] 30 Zwischen analytischer- und konstruktiver Qualitätssicherung unterscheiden können.
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||||
- [x] 33 Grundsätze kennen, nicht auswendig wiedergeben aber zumindest verstehen was damit gemeint ist.
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- [x] 48 Faktoren die den Testprozess beeinflussen können (Keine Detailfragen)
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- [x] 50 Rückverfolgbarkeit (Horizontal und Vertikal)
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||||
- [x] 51 Aktivitäten des Testprozesses sollten klar sein und wer das durchführt.
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||||
- [x] 54 Grob wissen was die Testüberwachung und -Steuerung beinhaltet. Sachen einordnen können.
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||||
- [x] Folgefolien: Grob verstehen was die einzigen Aktivitäten sind.
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||||
- [x] 69 Da ist sie ja wieder die Rückverfolgbarkeit
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||||
- [x] 73 Unterschied zwischen abstrakten und konkreten Testfällen (Testentwurf immer abstrakt bsp. Äquivalenzklassen, Realisierung ist dann konkret weil da müssen wir dann ja Werte einfügen)
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- [x] 74 Testspezifikation (Wie viele Testfälle brauchen wir hier)
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||||
- [x] 76 Das Testorakel
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||||
- [ ] 81 Entwicklertests bei Psychologie des Testens
|
||||
- [ ] 82 Vor und Nachteile vom unabhängigen Testen nochmal durchlesen und verstehen.
|
||||
- [ ] 83 Abstufungen
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||||
- [ ] 91 Fragen sollte man beantworten können (Sind da wirklich alle wichtig?) Der Begriff Fehlermaskierung sollte klar sein genauso wie der Unterschied zwischen Testen und Debugging.
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Kapitel 2
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Folie:
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- [x] 10 Verschiedene Teststufen sollten bekannt sein.
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||||
- [x] 15 Validierung
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||||
- [x] 16 Verifizierung (Bilder oben in der Ecke sind falschrum. Validierung links, Verifizierung rechts)
|
||||
- [x] 17 Nochmal Unterschied zwischen Validierung und Verifizierung
|
||||
- [x] 25 Continuous Integration (wissen was das ist)
|
||||
- [x] Auf agiles Testen wird nicht eingegangen
|
||||
- [x] 27 Testaktivitäten, Tester früher einbinden
|
||||
- [x] Folgende Folien Verschiedene Teststufen kennen, Testbasen kennen
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||||
- [x] 40 Isoliert wird getestet, Test driven Development
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||||
- [x] 51 Ingegrationstest Fehlerzustände und Fehlerwirkungen nochmal lesen und verstehen (Vom Prinzip her)
|
||||
- [x] 56 Nochmal das Gleiche nur im Unit Test
|
||||
- [x] 71 Systemtest, Betrachtung des System als ganzen
|
||||
- [x] 73 Testziele, welche Aspekte sind relevant?
|
||||
- [x] 76 Fehlerzustände und Fehlerwirkungen lesen
|
||||
- [x] 82 Verständnis für nichtfunktionale Anforderungen
|
||||
- [x] 91 Einfach nochmal durchlesen (eventuell keine Frage dazu, aber kann man mit nachdenken ein Beispiel benennen)
|
||||
- [x] 95 Spezielle Form des Systemtests
|
||||
- [x] 106 Unterschied Alpha und Beta Test (Alpha intern, Beta - Software wird nach außen gegeben)
|
||||
- [x] 111 Funktionale, Nichtfunktionale, Strukturelle und Änderungsbezogene Tests. Fehlernach und Regressionstest
|
||||
- [x] 112 Teststufen und Testarten
|
||||
- [x] 113 Funktionale Tests
|
||||
- [x] 114 Nichtfunktionale Tests
|
||||
- [x] 115 White-Box Tests
|
||||
- [ ] 123 Testarten und Teststufen (Bankanwendung mal durchlesen)
|
||||
- [ ] Verschiedene Anlässe für Wartungen
|
||||
- [ ] 130 Typische Wartungsanlässe sollen grob klar sein. Additive Wartung und andere drei Begriffe sollten klar sein.
|
||||
- [ ] 140 Könnte man sich nochmal anschauen um einen Überblick zu bekommen
|
||||
- [ ] 142 Fragen sollten beantwortet werden können.
|
||||
|
||||
Kapitel 3
|
||||
Folie:
|
||||
- [ ] 6 Software-Qualitätssicherung
|
||||
- [ ] 18 Grundlegende Arbeitsschritte Reviews sollte so wiedergegeben werden können.
|
||||
- [ ] 20 Sollte soweit klar sein.
|
||||
- [ ] 27 Grob was da steht aber nicht jedes Detail
|
||||
- [ ] 39 Ablauf eines Reviewprozesses sollte grundlegend klar sein.
|
||||
- [ ] 41 Rollen
|
||||
- [ ] 42 Reviewarten und sortieren können und grob wissen was das jeweils bedeutet und wo die Unterschiede sind. (Wenn ein Reviewprozess sehr formell durchgeführt wird, was könnte das für ein Prozess sein?)
|
||||
- [ ] 56 Reviewarten zusammengefasst sollte verstanden werden. Alles außer Frage 3 wichtig
|
||||
- [ ] 84 Datenflussanalyse und
|
||||
- [ ] 89 Datenflussanomalien kennen und wissen was das ist (benennen)
|
||||
- [ ] 94 Begriffe verstehen und erklären können
|
||||
- [ ] 98 Zyklomatische Zahl
|
||||
- [ ] 99 Maßtypen
|
||||
- [ ] 100 Wie berechnet man die zyklomatische Zahl
|
||||
|
||||
Kapitel 4.1
|
||||
Folie:
|
||||
- [ ] 5 Blackbox von Whitebox unterscheiden können
|
||||
- [ ] 7 Statischen vom Dynamischen Test abgrenzen können.
|
||||
- [ ] 8 Begriffe sollten alle klar sein
|
||||
- [ ] 13 Rückverfolgbarkeit
|
||||
- [ ] 17 Aufbau eines Testrahmens
|
||||
- [ ] 18 Begriffe
|
||||
- [ ] 24 Blackbox
|
||||
- [ ] 44 Heuristiken und wie man damit die Testfälle minimiert.
|
||||
- [ ] 64 Begriffe
|
||||
- [ ] 66 Zustandsübergangstabelle sollte klar sein
|
||||
- [ ] 69 Der Ablauf sollte klar sein
|
||||
- [ ] 85 Entscheidungstabellentest Beispiel
|
||||
- [ ] 109 Fragen beantworten können
|
||||
|
||||
Kapitel 4.1
|
||||
Folie:
|
||||
- [ ] 3 Begriffe und Zusammenhänge verstehen
|
||||
- [ ] 5 Blackbox Whitebox immer in Kombination, Fokus auf Blackbox. Erfahrungsbasierte können zusätzlich gemacht werden als Ergänzung
|
||||
- [ ] Kontrollflusstest und Bedingungstest sollten klar sein.
|
||||
- [ ] 7 Das ist sowieso wichtig
|
||||
- [ ] 9 Begriffe
|
||||
- [ ] 10 Arten von Kontrollflusstests und welchen Sinn die haben (wichtig) -> in Folie 11 besser dargestellt.
|
||||
- [ ] Anweisungsüberdeckung und Entscheidungsüberdeckung
|
||||
- [ ] 13 Sollte klar sein, wie sie sich unterscheiden.
|
||||
- [ ] 16/17 Anweisungsüberdeckung und was man da beachten sollte - Wenn Coverage nicht erreicht wird, dann müssen neue Tests geschrieben werden.
|
||||
- [ ] 30 Grenze-Inneres-Überdeckung
|
||||
- [ ] 33 Pfadüberdeckung - theoretische Metrik...
|
||||
- [ ] 39 Instrumentierung sollte klar sein.
|
||||
- [ ] 41 Datenflusstest - Definitionen, c-user und p-use Unterschiede sollten klar sein.
|
||||
- [ ] 47 Bedingungstest - und die anderen die vorher/nacher sind sollte man auch kennen. Unterscheidungen sollen klar sein und auch Beispiel sollte man geben können?
|
||||
- [ ] 49 und fortfolgend, Verschiedene Arten von Bedingungsüberdeckung sollten klar sein.
|
||||
- [ ] 58 Lazy Evaluation sollte erklärt werden können und was das für die Praxis bedeutet.
|
||||
- [ ] 61 Mächtigkeit der White-Box-Testverfahren (Welcher der Aussagen ist richtig) - Prinzip soll verstanden sein.
|
||||
- [ ] 65/66 Erfahrungsbasierte Testverfahren
|
||||
- [ ] 67 Intuitive Testfallermittlung
|
||||
- [ ] 69 Exploratives Testen - Keine Details fragen
|
||||
- [ ] 73 Begriffe sollten klar sein.
|
||||
- [ ] Nur auf höherer Ebene, nicht auf Unit-Ebene
|
||||
- [ ] 83 Zusammenfassung dynamischer Tests
|
||||
- [ ] Und dann halt die Zusammenfassung von dem Kapitel kann man sich am Ende des Foliensatzes auch nochmal anschauen.
|
||||
|
||||
Kapitel 5
|
||||
Folie:
|
||||
- [ ] 3 Was man nach dem Kapitel wissen sollte.
|
||||
- [ ] 8 Vor und Nachteile des unabhängigen Testen
|
||||
- [ ] 15 Aufgaben von Mitarbeiterqualifikationen einzelne Begriffe kennen.
|
||||
- [ ] 17/18/19/20 Aufgabenunterteilung sollte bekannt sein. Unterschiede sollen klar sein.
|
||||
- [ ] 21 Aufgaben des Testers
|
||||
- [ ] 26 Wann soll mit dem Testen begonnen werden?
|
||||
- [ ] 28 Aktivitäten der Testplanung - Eine Vorstellung davon haben, was das ist.
|
||||
- [ ] 33 Soll klar sein
|
||||
- [ ] 34 Sollte klar sein
|
||||
- [ ] 37 Das Bild fast die Einflussfaktoren einmal ganz gut zusammen.
|
||||
- [ ] 45 Fragen sollten beantwortet werden können. (Wie in jedem Kapitel, sind gut um sich auf die Prüfung vorzubereiten)
|
||||
- [ ] 50 Schätzung des Testaufwands
|
||||
- [ ] 51 und folgend: Grob die Verfahren kennen, aber muss nicht auswendig gelernt werden. Begriffe kennen, unterscheiden können.
|
||||
- [ ] 59 Testmetriken - Fehlerbasierte und Testfallbasierte Metriken
|
||||
- [ ] 61/62 Begriffe sollten klar sein und soll erklärt werden können, was damit gemeint ist.
|
||||
- [ ] 64 Sinn sollte klar sein
|
||||
- [ ] 67 Eingangs- und Endekriterien sollen klar sein.
|
||||
- [ ] 71 Testfortschritts- und Testabschlussbericht wissen was das ist
|
||||
- [ ] 73 ISO-Norm kennen, aber halt nur erklären können und nicht auswendig
|
||||
- [ ] 74 Sollte klar sein was da steht.
|
||||
- [ ] 75 Teststeuerung, Punkte nochmal durchlesen zum verinnerlichen was für Maßnahmen zur Teststeuerung man machen kann.
|
||||
- [ ] 82 Gleichung kennen und Unterscheidung zwischen Produkt und Projektrisiken kennen.
|
||||
- [ ] 89 Produktrisiken
|
||||
- [ ] 97 Risikoorientierte Testplanung Tabelle mit den Inhalten verstehen. "Zahlen die da genannt werden sind haarsträubend"
|
||||
- [ ] 99 Fragen beantworten können
|
||||
- [ ] 101 Fehler- und Abweichungsmanagement
|
||||
- [ ] 102 Testprotokoll: Ursachenalayse ist Aufgabe der Entwickler
|
||||
- [ ] 103 Fehlermeldung Grundprinzip Ziele sollte man verstanden haben.
|
||||
- [ ] 105 Fehlerbericht - einheitliches Schema kennen.
|
||||
- [ ] 109 Bedeutung der Klassen mal anschauen und kennen.
|
||||
- [ ] 110 Priorität für die auf 109 beschriebenen Klassen
|
||||
- [ ] 112 Fehlerstatusmodell
|
||||
- [ ] 121 Begriffe kennen und Unterschiede kennen
|
||||
- [ ] 125/126 Fragen sollte man beantworten können.
|
||||
- [ ] 151 Fehler und Folgefehler
|
||||
- [ ] 155 Diese Folien mal merken
|
||||
|
||||
Kapitel 6
|
||||
Folie:
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||||
- [ ] 6 Werkzeugunterstützung für das Testen (Bild betrachten)
|
||||
- [ ] 7 Bild nochmal
|
||||
- [ ] 11-14 Wichtig sind: Fehlermanagementwerkzeuge, Anforderungsmanagement, Fehlermanagementwerkezuge,
|
||||
- [ ] 16 Typen von Testwerkzeugen
|
||||
- [ ] 17 Review Werkzeuge
|
||||
- [ ] 18 Statische Analysewerkzeuge
|
||||
- [ ] 27-29 Testausführungswerkzeuge - 28 Unten die Unterschiedlichen Ansätze zur Automatisierung der Testdurchführung sollen bekannt sein. - Komparatoren uns sowas 29 soll auch bekannt sein.
|
||||
- [ ] 30 Ausführung und Protokollierung Bild mal anschauen
|
||||
- [ ] 31/32 Capture/Replay-Werkzeuge, sollte bekannt sein.
|
||||
- [ ] 35 Mal anschauen
|
||||
- [ ] 36 Überdeckungswerkzeuge
|
||||
- [ ] 39 Simulatoren
|
||||
- [ ] 48 Werkzeuge für Gebrauchstauglichkeitstest
|
||||
- [ ] 51 Werkzeuge für IT-Sicherheitstest
|
||||
- [ ] 57 Risiken von Testwerkzeugen ("Vielleicht könnten ein zwei Beispiele erfragt werden")
|
||||
- [ ] 59 Lernkurveneffekt
|
||||
- [ ] 62 Einführungsreihenfolge vielleicht ganz gut zu wissen
|
||||
- [ ] 65 Schritte sollen bekannt sein und was da zu tun ist.
|
||||
- [ ] 71 Grafik mal anschauen
|
||||
- [ ] 76 Vielleicht einmal durchlesen und verstehen um was es da geht.
|
||||
- [ ] 81/82 Fragen beantworten können (Statische Analyse, welche... "Die Frage könnte drann kommen") 82 - Vielleicht zwei Beispiele benennen können
|
||||
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