vault backup: 2025-10-29 10:24:12

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fzzinchemical
2025-10-29 10:24:12 +01:00
parent 5dccb2bffd
commit 6c07e6dabd
3 changed files with 36 additions and 65 deletions

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@@ -1,58 +0,0 @@
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"commitMessage": "vault backup: {{date}}",
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}

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@@ -13,12 +13,12 @@
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"Semester 7/INKOM/Vorlesung 1.md",
"Semester 7/INKOM",
"Semester 7/Bildverarbeitung/Vorlesung 1.md",
@@ -216,7 +218,6 @@
"Semester 6/SWTEST/Zusammenfassungen/CTFL-Kapitel 0.md",
"Semester 4/MICONT/Probeklausur 2025.md",
"Semester 6/SWTEST/Zusammenfassungen",
"Semester 6/COMARCH/Zusammenfassung/Vorlesung 4.md",
"Dayplanner",
"Semester 6/COMARCH/Zusammenfassung",
"Semester 6/COMARCH"

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@@ -0,0 +1,28 @@
# Wiederholung VHDL basics
Signal verbindung zwischen FF oder auch zwischen Komponenten bzw. Elemente ist Kontextabhängig. Die Doc kann hier möglicherweise helfen.
- Record als Bündel von Leitungen
- Process ist eine Modellierung von Schaltteilen und ihrem Verhalten
In Vivado gibts einen Blockdesign Diagramm, dass die Grundstruktur nach der Kompilierung darstellt.
# Gemeinsamkeiten Endlicher Automat mit VHDL
| Endlicher Automat | VHDL |
| --------------------------- | ------------------ |
| Ausgabeschaltnetz | spezieller Process |
| ZÜ-Schaltnetz | spezieller Process |
| Eingabe und Ausgabealphabet | Port Konstrukt |
| sprechende Namen | sprechende Namen |
| Abstraktion | Abstraktion |
# Unterschiede Endlicher Automat mit VHDL
| Endlicher Automat | VHDL |
| ----------------- | ----------------------------------------------- |
| manueller Entwurf | Code Muster, Werkzeuge, automatisierter Entwurf |
| Startzustand | (Constant) Code Muster |
| Zustand | Signal |
| Zustandmenge | Aufzählungstyp |
| | Schleifen |
| | Datentypen |