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Semester 7/INKOM/Untitled 1.base

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Semester 7/INKOM/Untitled.base

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Semester 7/INKOM/Vorlesung 10.md

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+Forward Link Databases - Tabelle, die die benachbarten Switche enthalten
+Ethernet Frame L2 wird geändert
+Bei HSR wird ein Tag in den Ethernet Frame injiziert
+
+## Fertigung und Prozessindustrie
+- Unterscheidung Verlegung vs Prozess wichtig
+Vertikale und Horizontale Integration 
+- unterscheidung von beiden
+
+## Lichtwellenleiter für
+- entfernung
+- galvanische trennung
+
+## Cat Kabeltypen
+Cat5 - 4 Adern - 100Mbit
+Cat6 - 8 Adern - 1Gbit
+Cat7 - 8 Adern bessere Schirmung 5 - 10 Gbit
+
+# Störungen
+- Dämpfung
+- Rauschen
+- Störimpulse
+
+## Gegenmaßnahmen
+- Filter (hochpass, tiefpass)
+- Verstärker
+
+## Lichtwellenleitertypen
+- Kunstoff
+- Glas
+- Multimode / Singlemode
+
+3dB doppelte Leistung
+
+## iWLAN
+- 2.4 Ghz, 5 Ghz
+- Mehr Protokolle (z.B. IPCF)
+
+WLAN Bandbreiten
+
+Leckwellenleiter
+
+Alle deutschen Studenten trinken verschiedene Sorten Bier
+OSI Schichtenmodell
+
+## FDB
+- Port
+- Teilnehmer MAC(?)
+
+## Telegrammweiterleitung
+- Store and Forward
+- Cut through
+- -
+
+## Watchdog
+Gerät welches ein Signal regelmäßig sendet und prüft ob ein Gerät immer noch erreichbar ist
+
+Alles was da drinnen steht ist für die Klausur relevant.
+

Semester 7/INKOM/Vorlesung 11.md

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+# Kanäle
+2,412GHz - 2,472 GHz
+Bei 2,4GHz große Kanalüberlappung
+Bei 5GHz unabhängige Kanäle ohne Überlappungen
+
+# Polling
+Jedem Teilnehmer wird ein Zeitfenster übergeben, unterschiedliche Verfahren
+
+# iPCF
+Kommunikation ist zwischen den Teilnehmern
+PCF $\rightarrow$ iPCF
+
+Netzwerk

Semester 7/REDIG/Vorlesung 10.md

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+# Pipelining vs Pfade über mehrere Taktzyklen
+- Größerer Flächenverbrauch bei Pipelining als bei Pfade
+- Höherer Durchsatz (Throughput) bei Pipelining
+
+
+# Umgehen mit asynch Eingängen
+Bei Fehlerhaften Signalen kann man 2 D-Latches vorsetzen, diese wirken wie Verstärker und runden auf bzw. ab
+
+#todo Einarbeiten *timing constraints* in Vivado
+
+# Einbinden vorgefertigter Bauteile
+## IP-Cores
+
+# Klausur
+- 4 Aufgaben manche Aufgaben können in Unteraufgaben aufgeteilt sein
+- 3/4 Stunde pro Aufgabe
+
+- Aufgabe mit Prüfling, der getestet werden soll und von vordefiniertem Verhalten abweicht
+- Timing Verhalten
+- Automat
+**Bestimmte Fehler und Warnungen sind nicht zulässig!**
+

Semester 7/REDIG/Vorlesung 9.md

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+# Design under Test (DUT)
+Synonym mit *equipment under test* und *unit under test*.
+
+# Testbenches mit separatem Test-Orakel
+# Testbenches mit Kommando-Interpreter
+# Bestimmen von sinnvollen Testzielen
+
+# Erste Aufgabe Aufgabe 10
+(war ihm wichtig)
+
+Testbenches erkennen delayed werte nicht und gibt dementsprechend keinen Fehler aus obwohl dies gewünscht ist.
+
+Wenn man ein Signal abgreift ist das Ergebnis nicht immer gleich den Erwartungen. Dafür gibt es mehrere Strategien:
+#todo 
+
+# Zeitverhalten im Detail
+Beim Schalten des D-FF soll die Taktflanke stabil sein, dafür gibt es die Vorbereitung- und die Nachbereitungszeit.
+
+# Zusatz Laboraufgabe 6 
+Taschenrechner mit 7 Segmentanzeige
+Es wird dafür Multiplexing verwendet und dementsprechend müssen schnell genug alle Anzeigen aktualisiert werden
+- Modultest
+- Modulzerlegung
+- ein Modul wird uns vorgegeben, den Rest müssen wir erstellen
+- Module sollen am besten eine Eigenschaft gut implementieren und einzelne Modultests schreiben