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Semester 7/REDIG/Vorlesung 3.md Normal file
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@@ -0,0 +1,28 @@
# Wiederholung VHDL basics
Signal verbindung zwischen FF oder auch zwischen Komponenten bzw. Elemente ist Kontextabhängig. Die Doc kann hier möglicherweise helfen.
- Record als Bündel von Leitungen
- Process ist eine Modellierung von Schaltteilen und ihrem Verhalten
In Vivado gibts einen Blockdesign Diagramm, dass die Grundstruktur nach der Kompilierung darstellt.
# Gemeinsamkeiten Endlicher Automat mit VHDL
| Endlicher Automat | VHDL |
| --------------------------- | ------------------ |
| Ausgabeschaltnetz | spezieller Process |
| ZÜ-Schaltnetz | spezieller Process |
| Eingabe und Ausgabealphabet | Port Konstrukt |
| sprechende Namen | sprechende Namen |
| Abstraktion | Abstraktion |
# Unterschiede Endlicher Automat mit VHDL
| Endlicher Automat | VHDL |
| ----------------- | ----------------------------------------------- |
| manueller Entwurf | Code Muster, Werkzeuge, automatisierter Entwurf |
| Startzustand | (Constant) Code Muster |
| Zustand | Signal |
| Zustandmenge | Aufzählungstyp |
| | Schleifen |
| | Datentypen |