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Semester 6/COMARCH/Zusammenfassung/Vorlesung 3.md

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 ### 🧠 Einführung: CPU-Leistungsfaktoren
 
-- **Instruction Count (IC):** Anzahl der Befehle → bestimmt durch ISA & Compiler
-    
-- **Cycles Per Instruction (CPI):** Anzahl der Takte pro Befehl → bestimmt durch Hardware
-    
-- **Cycle Time (CT):** Dauer eines Takts → bestimmt durch Hardware
-    
-- **CPU-Zeit Formel:**
-    
+- **Instruction Count (IC):** Anzahl der Befehle → bestimmt durch ISA & Compiler\
+- **Cycles Per Instruction (CPI):** Anzahl der Takte pro Befehl → bestimmt durch Hardware\
+- **Cycle Time (CT):** Dauer eines Takts → bestimmt durch Hardware\
+- **CPU-Zeit Formel:**\
     CPU-Zeit=IC×CPI×CTCPU\text{-Zeit} = IC \times CPI \times CT
 
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 ### 🔁 Ablauf der Instruktionsausführung
 
-1. **Fetch:** Befehl aus Speicher laden (PC → Instruction Memory)
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-2. **Decode:** Register lesen, Operanden bestimmen
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-3. **Execute:** ALU berechnet Ergebnis oder Adresse
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-4. **Memory Access:** Speicherzugriff bei Load/Store
-    
-5. **Write Back:** Ergebnis ins Register zurückschreiben
-    
-6. **PC Update:** PC + 4 oder Sprungadresse
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+1. **Fetch:** Befehl aus Speicher laden (PC → Instruction Memory)\
+2. **Decode:** Register lesen, Operanden bestimmen\
+3. **Execute:** ALU berechnet Ergebnis oder Adresse\
+4. **Memory Access:** Speicherzugriff bei Load/Store\
+5. **Write Back:** Ergebnis ins Register zurückschreiben\
+6. **PC Update:** PC + 4 oder Sprungadresse\
 
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 #### 📦 Register
 
-- 32 Register: z. B. `$s0-$s7`, `$t0-$t9`, `$zero` (immer 0), `$sp`, `$ra`
-    
-- Daten müssen in Register geladen werden, bevor ALU-Operationen möglich sind.
-    
+- 32 Register: z. B. `$s0-$s7`, `$t0-$t9`, `$zero` (immer 0), `$sp`, `$ra`\
+- Daten müssen in Register geladen werden, bevor ALU-Operationen möglich sind.\
 
 #### 🛠️ Befehle (Beispiele)
 
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 #### 🛠️ Bausteine
 
-- **Register:** Speicherung von Zwischenwerten
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-- **ALU (Arithmetic Logic Unit):** führt Berechnungen durch
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-- **Multiplexer (MUX):** entscheidet zwischen Eingangsquellen
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-- **Memory:** Instruktions- & Datenspeicher
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-- **Control Unit:** steuert Datenfluss und Operationen
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+- **Register:** Speicherung von Zwischenwerten\
+- **ALU (Arithmetic Logic Unit):** führt Berechnungen durch\
+- **Multiplexer (MUX):** entscheidet zwischen Eingangsquellen\
+- **Memory:** Instruktions- & Datenspeicher\
+- **Control Unit:** steuert Datenfluss und Operationen\
 
 #### 📐 Schrittweise Entwicklung
 
-- **R-Typ Befehle:** nur Registeroperationen
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-- **Load/Store:** ALU berechnet Adresse, Speicherzugriff
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-- **Branch:** ALU-Vergleich → PC-Update bei Bedingung
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+- **R-Typ Befehle:** nur Registeroperationen\
+- **Load/Store:** ALU berechnet Adresse, Speicherzugriff\
+- **Branch:** ALU-Vergleich → PC-Update bei Bedingung\
 
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 ### 🔄 Taktgesteuerte Logik
 
-- **Kombinatorische Elemente:** berechnen Ausgaben ohne Zustände
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-- **Sequenzielle Elemente (Register):** speichern Zustände, aktualisieren mit **Taktflanke**
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-- **Clocking Methodology:** Längste Verzögerung bestimmt Taktperiode.
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+- **Kombinatorische Elemente:** berechnen Ausgaben ohne Zustände\
+- **Sequenzielle Elemente (Register):** speichern Zustände, aktualisieren mit **Taktflanke**\
+- **Clocking Methodology:** Längste Verzögerung bestimmt Taktperiode.\
 
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 ### 🔥 Besonderheiten MIPS
 
-- **Load/Store Architektur:** Nur Load/Store greifen auf Speicher zu; alle anderen Befehle arbeiten mit Registern.
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-- **Einheitliche Befehlslänge (32 Bit):** vereinfacht Dekodierung.
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-- **Pipelining-Fähigkeit:** parallele Bearbeitung mehrerer Instruktionen möglich (kommt in Teil 2).
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+- **Load/Store Architektur:** Nur Load/Store greifen auf Speicher zu; alle anderen Befehle arbeiten mit Registern.\
+- **Einheitliche Befehlslänge (32 Bit):** vereinfacht Dekodierung.\
+- **Pipelining-Fähigkeit:** parallele Bearbeitung mehrerer Instruktionen möglich (kommt in Teil 2).\
 
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