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Signale werden nach einer Prozessdurchführung erst aktualiesiert(?)
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- Dies liegt anscheinend daran, dass VHDL ein execution model ist. Vorerst kommt ein simulationszyklus und anschließend ein executionszyklus
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- Garantiert den gleichen code mit immer exakt der gleichen simulationszyklen mit dem gleichen Ergebnis
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# Aufzählungstypen und wie der Compiler dabei funzt
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Einstellung unter Settings für gewünschtes Verhalten: [fsm-extraction](https://docs.amd.com/r/en-US/ug901-vivado-synthesis/Auto-State-Encoding)
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- onehot
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- jede codierung erhält einen flipflop
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- besonders schnell
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iSATE: implicit State (impliziter Zustand)
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# Translation steps
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1. syntax checking
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2. rtl analysis
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3. synthesis
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4. implementation
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5. bitstream generation
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# Diverses zu vivado
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- Truth table enthält unsere Wahrheitstabelle für die ausgewählte entity
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- Anschlusspad: für silizium wafers um ein teilbereich mit anderen componenten zu verbinden.
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