TI-Studium-Mitschriften/Semester 7/REDIG/Vorlesung 2.md

VHDL

Basis 3 Board oder Basis 2 Board Vivado wird im Labor verwendet, installationsvorgaben sind in Aulis vorzufinden

In der Übung heute VHDL ausprobieren

folgende List ist nicht vollständig und repräsentiert nur das durch Herrn Bredereke präsentierte Projekt ()

Typen

• character
• string
• integer

Datenformate

type <name> is (a, b, c); type <name> is array(); type <name> is record ... end record;

constant <name>: <type> := <value>

Schnittstellen

entity <name> is
	port();
end <name>;	

Objekte

constant <name>: <type> := ();

Zuweisung

constant <name>: integer := 0 --deklaration
<name> <= 1 --variabeländerung