685 B
685 B
Pipelining vs Pfade über mehrere Taktzyklen
- Größerer Flächenverbrauch bei Pipelining als bei Pfade
- Höherer Durchsatz (Throughput) bei Pipelining
Umgehen mit asynch Eingängen
Bei Fehlerhaften Signalen kann man 2 D-Latches vorsetzen, diese wirken wie Verstärker und runden auf bzw. ab
#todo Einarbeiten timing constraints in Vivado
Einbinden vorgefertigter Bauteile
IP-Cores
Klausur
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4 Aufgaben manche Aufgaben können in Unteraufgaben aufgeteilt sein
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3/4 Stunde pro Aufgabe
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Aufgabe mit Prüfling, der getestet werden soll und von vordefiniertem Verhalten abweicht
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Timing Verhalten
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Automat Bestimmte Fehler und Warnungen sind nicht zulässig!