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# Pipelining vs Pfade über mehrere Taktzyklen
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- Größerer Flächenverbrauch bei Pipelining als bei Pfade
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- Höherer Durchsatz (Throughput) bei Pipelining
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# Umgehen mit asynch Eingängen
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Bei Fehlerhaften Signalen kann man 2 D-Latches vorsetzen, diese wirken wie Verstärker und runden auf bzw. ab
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#todo Einarbeiten *timing constraints* in Vivado
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# Einbinden vorgefertigter Bauteile
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## IP-Cores
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# Klausur
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- 4 Aufgaben manche Aufgaben können in Unteraufgaben aufgeteilt sein
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- 3/4 Stunde pro Aufgabe
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- Aufgabe mit Prüfling, der getestet werden soll und von vordefiniertem Verhalten abweicht
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- Timing Verhalten
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- Automat
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**Bestimmte Fehler und Warnungen sind nicht zulässig!**
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